DDR測試--SDRAM時鐘分析案例 作者： 時間：2012-04-10 來源：網絡 加入技術交流群 掃碼加入和技術大咖面對面交流海量資料庫查詢 收藏 <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 下圖5所示為只串聯100歐電阻時測量到的波形，信號有過沖，峰峰值為5.35V，偏大，對比圖4的端接方法，串聯電阻加上并聯電容是較好的解決方法。總結：在這個案例中，我們得到的以下經驗：1、串聯匹配是較好的SDRAM的時鐘端接策略，在原理圖設計中，需要加上串聯的電阻和并聯的電容，如果MCU輸出的時鐘驅動能力弱，可以不使用并聯的電容或者換用較小的電阻。2、準確的測量內存時鐘需要足夠帶寬的示波器和探頭，無源探頭在高頻時阻抗太小，不能準確的測量波形，需要使用高帶寬的有源探頭。 上一頁 1 2 3 下一頁
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