一種基于SDR SDRAM的視頻數據邏輯分析存儲器設計

　　SDRAM存儲器初始化完成后，SDRAM中的所有bank處于空閑狀態。根據系統需求，SDRAM驅動模塊向SDRAM控制器發送讀、寫、刷新等命令。根據命令的優先級進行判斷，優先處理哪一個命令，正在執行的命令優先級最高，其次為刷新命令，再次為其他命令，這種命令優先級的機制能夠有效提高SDRAM的工作效率。

　　SDRAM進行的主要操作為讀寫操作，本系統設計中SDRAM采用的是非全頁的8bit突發讀寫模式，數據寬度是16bit，由于接收的數據為網口數據，僅使用其中的4bit寬度，這是由網口數據線寬度決定的。系統中，接收FIFO接收的數據深度由SDRAM接口模塊寫入，當接收FIFO接收到規定數值的寫入數據后，SDRAM接口模塊向SDRAM控制器發出寫命令，命令監控模塊接收命令和地址，并將接收到的命令進行譯碼。命令譯碼模塊從命令監控模塊獲得寫地址和譯碼后的命令，并將其變為適合SDRAM接收的命令。數據傳輸模塊負責數據傳輸路徑和寫入。

　　當SDRAM存儲器中的數據大于等于8個時，控制器跳轉至讀進程，與寫進程相似，命令監控模塊獲得讀命令和地址，將命令進行譯碼，傳輸給命令譯碼模塊，譯碼為適合SDRAM的命令，SDRAM將數據從接收地址處開始讀出，以8bit突發讀的形式將數據打入輸出FIFO中。

　　SDRAM開始工作后在不同的工作狀態和過程中進行跳轉，這些工作狀態和過程主要包括空閑狀態、初始化過程、讀過程、寫過程、刷新過程等，狀態或過程的跳轉通過命令協調過程完成，SDRAM工作狀態轉移如圖3所示。需要注意的是，如果SDRAM設置為自動刷新模式，由于刷新命令的優先級在讀寫命令之前，SDRAM在狀態跳轉時會優先跳轉至自動刷新過程中。

　　3 硬件測試結果

　　本系統在altera公司的QuartusII平臺上搭建完成，硬件上采用了雙網口設計，芯片型號為DP83848，SDR SDRAM芯片為Micron半導體公司生產的MT48LC16M16A2，FPGA芯片為CycloneIII系列的EP3C120F484C8，采用Modelsim SE 10.1a完成前期軟件仿真，在QurtusII自帶的嵌入式邏輯分析儀完成硬件仿真。測試結果仿真波形圖如圖4、5所示。

　　N1_RXD為網口接收數據，經過系統對數據包的判定，該數據包是具有TS流幀結構的音視頻數據，UDP模塊輸出UDP數據與輸入數據完全一致，而非UDP模塊輸出為0，實現了音視頻數據的過濾和分流。

　　N1_RXD是整個系統最初網口輸入數據，dataout為系統輸出數據，dq是SDRAM雙向數據總線。由圖5可見，系統輸出數據與輸入數據一致，符合設計要求。其中輸出數據最后將導入SD卡，或直接在PC平臺上進行各類仿真處理。

　　4 結論

　　系統硬件測試結果表明，SDRAM突發存儲的操作特點能夠滿足對高速傳輸的大量音視頻數據的采集和實時處理，能夠實現系統對音視頻數據進行識別過濾、采集、檢測以及存儲的需求，從而代替SIGNALTAPII完成對采集下來的數據進行觀測和調試的功能，可靠性高，符合系統設計的要求。