可編程器件實現的雷達數字脈沖寬度鑒別電路

摘要：針對雷達視頻信號進行數字量化后仍存在大量噪音干擾的情況，分析了噪音電平的基本特點，給出了用可編程器件ispLSI1016E實現數字脈沖寬度鑒別的原理電路。利用該電路可以剔除脈沖寬度小于320ns的信號，從而降低噪音干擾。文中介紹了鑒別電路的工作原理，并給出了仿真波形的示意圖。

關鍵詞：數字脈沖寬度 鑒別 可編程器件 噪音 ispLSI1016E

1 引言

一些設計、生產年代較早的非相參常規脈沖雷達因其數據處理能力不是很強而使得雷達的回波在經過檢波后存在視頻積累，而這種視頻積累以前主要依靠顯示器熒光屏及雷達操從員的眼、腦來識別和檢測。這種人工觀測存在主要缺點是掌握目標的批次有限，容易疲勞。針對以上缺點，筆者在某型常規脈沖雷達系統中增加了自動檢測功能，其中一個重要的內容是門限檢測，也就是將視頻信號與一門限電平進行比較，以將其量化成數字信號來判定目標的有無，而門限值是根據恒虛警率的要求來設計的。另外，由于自動檢測并能剔除噪音所形成的虛假目標，這樣對后續雷達數據處理會造成影響。為此筆者在對量化噪音電平進行具體分析的基礎上，專門設計了數字脈沖寬度鑒別電路，從而對進一步剔除量化后噪音電平起到了明顯的作用。

2 數字脈沖寬度鑒別電路原理與實現

經過對比較器噪音電平的分析，發現其存在著沒有周期性，隨機出現，而且脈沖寬度較窄的特點，其脈沖寬度一般在20ns（因為所用比較器LM360的輸出最短建立時間為20ns）至200us之間。由于所研究雷達的發射脈沖寬度為700ns，而回波信號的寬度一般大于500ns。所以可以利用真實回波與噪音信號在脈沖寬度上的差別，采用本文所介紹的脈沖寬度鑒別電路來濾除掉脈寬在320ns以下的數字信號。

數字脈沖寬度鑒別電路可通過可編程器件實現。設計的電路中采用的是Lattice公司的ispLSI1016E-80LJ。該器件的特點如下：

●包含2000個邏輯門：

●內含96個寄存器、32個輸入輸出I/O以及4個專有輸入；

●輸入、輸出信號與TTL電平兼容；

●具有電擦除和在系統可編程。

圖1是此器件的引腳功能圖。

該器件所用的開發工具是ispEXPERT，支持原理圖與語言輸入，可對設計進行高效適配，并可進行功能、時序的仿真，以縮短設計時間。

本文利用原理圖輸入的方式來完成電路的設計，其具體的數字脈沖寬度鑒別電路原理如圖2所示。該電路主要由16位串入并出移位寄存器、16輸入與門和D觸發器組成。

該電路在工作時，量化后的數字信號在50MHz時鐘節拍的作用下進入16位串入并出（兩個SRR18級聯）的移位寄存器，設置兩路移位寄存器的目的主要是為了將輸入與輸出信號的誤差控制在10ns。

對于脈沖寬度小于320ns的數字信號，移位寄存器的輸出端不可能全部為“1”（高電平），也就是說有“0”（低電平）存在。這樣，經16輸入與門后亦為“0”輸出，因而不能觸發D觸發器（FD21），從而使其輸出端不會有“1”輸出。

當輸入信號的高電平寬度大于320ns時，移位寄存器的輸出端全部為“1”，這樣經16輸入與門后輸出為“1”，從而觸發D觸發器以使其輸出端輸出為“1”。輸入信號經過若干個50MHz時鐘節拍（節拍個數取決于信號的寬度）后，使移位寄存器最后一位為“0”，并經反相器輸出到D觸發器的清除端（這里D觸發器的清除端有效電平為“1”），此時觸發器輸出“0”，這樣就完成了信號寬度鑒別，從而將高電平寬度低于320ns的信號濾除。并使輸入與輸出信號的延遲時間為320ns，而其延遲時間則可由后續的數據處理程序在軟件上加以補償。

設計時，可以根據需要增加或減小移位寄存器的位數來濾除任意寬度的信號，例如要濾除寬度小于500ns的信號，就需將移位寄存器的位數增加至25位。

為了保護設計的正確性，可利用Lattice Logic Simulator軟件工具對電路進行邏輯仿真，圖3所示為仿真波形示意圖。

從圖中可以看到：輸入信號中存在5個脈沖寬度小于320ns的脈沖，這些脈沖將被認為是噪音干擾，在經過脈沖寬度鑒別器后這5個脈沖將全部被濾掉，而輸入信號中寬度大于320ns的信號將不受損失，只是增加了延遲時間而已。

3 結束語

將此利用iSPLSI 1016F設計的數字脈沖寬度鑒別電路應用在雷達視頻量化之后，極大地降低了噪音的干擾，減少虛假目標的產生，增強目標的可信度，從而提高了雷達數據處理的速度。因該電路由可編程器件實現，故整體結構緊湊，可靠性高，具有較強的實用性。