SPI-4接口的時鐘方案

面對當今復雜的FPGA設計，時鐘是至關重要的，工程的成敗往往取決于它。而對于SPI-0接口設計來說，由于輸入時鐘高于311 MHz，并且是雙沿采樣的，所以時鐘設計顯得更加重要。對于Xilinx Virtex-5器件來說，內部提供了全局時鐘和區域時鐘兩大時鐘網絡，我們分別利用這兩大資源來設計SPI-4的時鐘方案。全局時鐘如圖1所示，區域時鐘如圖2所示。其中，RDCLK是Sink Core的輸入時鐘，Sysclk為Source Core的參考時鐘，TSCLK為Source Core的狀態信息通道的輸入時鐘，用戶可以根據實際情況來選擇。

　　圖1 全局時鐘

　　圖2 區域時鐘

　　此外，TDCLK由SysClkO_GP經過FPGA的IO模塊內的ODDR輸出。