解決串行接口中的信號完整性問題

一直以來,信號完整性都是模擬工程師考慮的問題,但是隨著串行數據鏈接的傳輸速率向GHz級發展,數字硬件設計人員現在也必須關注這個重要的問題。

目前,芯片之間的高速串行鏈接已經獲得了廣泛的應用,用于提高較窄的總線帶寬的吞吐量。一些最新的DSP和處理器已經開始采用串行RapidIO對于很多硬件設計人員來說,芯片間通訊使用超過300MHz的總線速率是一個新的挑戰,而設計出GHz級數據傳輸速率的高質量數據鏈接則要求更多的細心和了解,才能確保電路板設計和噪音不會損害到性能。

本文探討設計人員可能會面臨的一些信號完整性(SI) 問題和注意事項,重點介紹他們面臨的問題,并提出一些建議。為了舉例說明如何應用這些原則,本文介紹了一種16 端口串行RapidIO交換機。

注意事項

信號質量非常重要,在串行RapidIO 中,它是通過接收眼的大小和形狀來量化的。接收眼是一種無限延續的軌跡,在接收眼中,波形會隨著上一個軌跡不斷延續（圖1）。如果信號路徑中吸收了噪音或其它隨機信號,便會引起信號抖動和接收眼收縮,從而導致信號質量下降。

圖1 包含一個接收眼圖的范圍軌跡

圖2 脈沖過沖和下沖的典型特征

在超過300MHz 的頻率上,適用于較低頻率電路板設計的大部分最佳做法都需要修改。FR4材料或許還能夠成功用作基礎材料,但是在更高的頻率上,則需要在阻抗計算和軌跡建模中重新考慮材料的介電常數和損耗系數。通孔通路的設計也變得十分重要,因為未使用的管狀長度會表現出同較厚的電路板和背板不匹配的阻抗。請貼出設計模擬以便對性能進行檢驗,并注意信號完整性不太理想的路徑,同時指出串音區域。

阻抗不匹配造成的反射會導致形成差分對的信號線（圖2）出現過沖、下沖和振鈴,以及接收眼縮小。
布線層的變更、跳出路徑設計不當和連接器選擇不當也會造成信號中產生不匹配的人為干擾。串行RapidIO 接口的阻抗要求是100Ω差分。建議的構造方法是采用邊緣耦合差分帶狀線（或稱共面帶狀線）,圖3 顯示的正是這種方法,圖中同時提供了單端和差分阻抗的方程式。布線時應當最大限度地減少在不同層之間的轉換。除了BGA 襯墊之外,通常每個路徑最多允許兩個通路。

回流電流路徑的定義是電流回到出發點時經過的路徑- 通過地層、電源層、其它信號路徑以及通過IC。返回路徑的完整性可通過繪制一個追蹤電流從驅動器經信號導線到達接收器的環路來進行評估- 循環的區域越小,產生的自感應系數也越低。

以下設計規則適用于所有的返回路徑。

-不要通過參考層的裂口傳送受阻抗約束的信號。
-不要在參考層上傳送信號。

-更改信號層不能強迫返回路徑對參考層進行更改。如果必須對參考層進行更改,請從一個VSS 參考層更改到另一個VSS 參考層,并在盡可能接近信號通路的地方放置一個連接這兩個層的通路。此規則同樣也適用于從一個VCC 層到另一個VCC 層進行參考層更改。