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一種適用于高速接口電路的新型均衡電路

作者：時間：2013-07-31 來源：網絡

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　　該電路最后使用０．１３μｍ　ＣＭＯＳ工藝實現，芯片面積約為０．２６ｍｍ２，電路包括兩級級聯的均衡器，交叉耦合接比較器作為限幅放大器及后級驅動電路，后仿芯片功耗為３４．７ｍＷ，芯片版圖概貌如圖７所示。

　　６　結束語

　　文中使用０．１３μｍ　ＣＭＯＳ實現了一款可以補償高頻信號傳輸線損耗的新型均衡器結構．仿真結果驗證得到，該電路可以接收速率高達５Ｇｂｉｔ／ｓ數據信號，并對傳輸線損耗造成的高頻衰減提供了有效的補償．在設計中，使用了對稱負載和有源電感等技術，避免了使用片上電感．對電路的噪聲抑制和均衡效果起到了明顯的促進．電路仿真使用Ｈｓｐｉｃｅ，功耗仿真結果滿足設計需求

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關鍵詞： 高速接口 均衡電路 速度瓶頸

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