基于以太網(wǎng)的虛擬邏輯分析儀設計

　　方案設計

　　邏輯分析儀的硬件系統(tǒng)設計如圖1所示，采用EP2C8Q208C8作為核心處理器，1片SRAM(IS6125616AL)作為Nios II軟核運行的數(shù)據(jù)和程序空間，另1片SRAM作為數(shù)據(jù)采集存儲緩沖，外部32路輸入信號分2次存儲，然后通過串口或者網(wǎng)絡方式將數(shù)據(jù)傳輸?shù)絇C進行顯示處理。本地測量的時候可以啟用串口通訊方案，遠程測量時啟用網(wǎng)絡通訊方案。

　　硬件電路設計

　　FPGA電路設計

　　EP2C8Q208C8芯片共含有208個管腳，除去電源部分的VCC、GND、鎖相環(huán)和配置部分占用的管腳之外，供用戶使用的I/O數(shù)量最后剩余為138個，I/O分配如表1所示。FPGA部分電路包括Bank、 I/O模塊、PLL鎖相環(huán)電路模塊、配置電路模塊等。其中，鎖相環(huán)電路設計，導線寬度至少達到20mil，同時加上磁珠和去耦電容，增加PLL工作穩(wěn)定性。