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基于DDS+PLL技術的高頻時鐘發生器

作者：時間：2012-08-30 來源：網絡

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字電路又有模擬電路，模擬電路中又含有中頻電路和高頻線路。設計的數字電路要滿足高速數字邏輯電路設計要求，模擬電路中要分別滿足中低頻電路和高頻電路的不同特殊要求。針對系統對頻率合成器頻率、噪聲、頻率分辨率等各項性能的總體要求，在設計電路實踐中，對電源和數字電路進行有效的去耦濾波，使用大面積接地、分開數字地與模擬地等方法都可以適當減小雜散。

　　4　結語

　　本文提出了一種新的頻率發生器設計方案。DDS+PLL頻率合成系統由于具有其他頻率合成方法無法比擬的優點，近年來得到廣泛的應用。基于DDS芯片AD9854的高精度頻率信號發生器設計的時鐘信號源，已經用于科研項目中。可以看到，當要求得到既有高的頻率分辨率，又有較快的轉換速度和較低噪聲的高頻甚至微波信號時，DDS+PLL技術就顯現出了強大的生命力。

　　參考文獻

　　1］KroupaVF.Phaseandamplitudedisturbancesindirectdigitalfrequencysynthesizer［J］.IEEEInternatiONalfrequencycontrolsymposium，1997：975979

　　2］張厥盛，鄭繼禹，萬心平鎖相技術［M］.西安：西安電子科技大學出版社，1994

　　3］白居憲低噪聲頻率合成［M］.西安：西安交通大學出版社，1995

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關鍵詞： DDS PLL技術 高頻時鐘

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