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        基于AHB接口的高性能LCD控制器IP設計

        作者: 時間:2013-06-15 來源:網絡 收藏
        示的幀刷新率是30幀每秒。

        在這個范例, scaling-down功能必須打開并且操作在2x2的步驟。

        HCLK必須大于640x480 (輸入的分辨率) x 16 (bpp) x 30 (幀刷新率)/32 (總線帶寬) = 4.6 MHz

        LC_SCALER_CLK必須大于1280x960 (最大的{輸入的分辨率, 輸出的分辨率}) x 30(幀刷新率) = 36.8 MHz

        LC_CLK必須大于1280x960 (輸出的分辨率) x 30 (幀刷新率) x 1.2 (門廊的空白) = 44.2 MHz

        因此, 針對這個范例, 使用者能選擇以下的條件

        HCLK ≥ LC_SCALER_CLK ≥ LC_CLK ≥ 44.2 MHz

        在我們的FPGA上驗證配置FTLCDC200以顯示圖象的參數條件如下

        FTLCDC200 ngo 以45 MHz的綜合條件來產生。

        HCLK = 40 MHz

        LC_CLK = 24 MHz

        LC_SCALER_CLK = 24 MHz

        如果有影像失真, 一般來說都是LC_CLK太快而違反了綜合的條件,放慢LC_CLK的時鐘就能解決問題。如果客戶使用的LCD 屏最慢的時鐘頻率是21MHz (46.5 ns) ,然而, LC_CLK是24 MHz 以及 divNo配置為 3所以最終LC_CLK 輸入LCD屏的時鐘頻率大約是8MHz, 這跟LCD屏的規格是不符的。

        p2p機相關文章:p2p原理



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        關鍵詞: 控制器 FIFO SDRAM

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