改進EMC控制助配備CCD器件的“偵察機”一臂之力

(6)可控硅兩端并接RC抑制電路，減小可控硅產生的噪聲。2.2 切斷干擾路徑

高頻干擾噪聲和有用信號的頻帶不同，可以通過在導線上增加濾波器的方法切斷高頻干擾噪聲的傳播，有時也可加隔離光耦來解決。電源噪聲的危害最大，要特別注意處理。輻射干擾一般的解決方法是增加干擾源與敏感器件的距離，用地線把它們隔離和在敏感器件上加屏蔽罩。切斷干擾傳播路徑的常用措施如下。

(1)充分考慮電源對單片機的影響。電源做得好，整個電路的抗干擾就解決了一大半。許多單片機對電源噪聲很敏感，要給單片機電源加濾波電路或穩壓器，以減小電源噪聲對單片機的干擾。比如，可以利用磁珠和電容組成π形濾波電路，當然條件要求不高時也可用100Ω電阻代替磁珠。

(2)如果單片機的I/O口用來控制電機等噪聲器件，在I/O口與噪聲源之間應加隔離(增加π形濾波電路)。

(3)注意晶振布線。晶振與單片機引腳盡量靠近，用地線把時鐘區隔離起來，晶振外殼接地并固定。此措施可解決許多疑難問題。

(4)電路板合理分區，如強、弱信號，數字、模擬信號分開。盡可能把干擾源(如電機，繼電器)與敏感元件(如單片機)遠離。

(5)用地線把數字區與模擬區隔離，數字地與模擬地要分離，最后在一點接于電源地。

(6)單片機和大功率器件的地線要單獨接地，以減小相互干擾。大功率器件盡可能放在電路板邊緣。

(7)在單片機I/O口、電源線、電路板連接線等關鍵地方使用抗干擾元件如磁珠、磁環、電源濾波器，屏蔽罩，可顯著提高電路的抗干擾性能。

2.3 提高敏感器件的抗干擾性能

提高敏感器件的抗干擾性能是指敏感器件盡量減少對干擾噪聲的拾取，以及從不正常狀態盡快恢復正常的方法。提高敏感器件抗干擾性能的常用措施如下。

(1)布線時盡量減少回路環的面積，以降低感應噪聲。

(2)布線時，電源線和地線要盡量粗。除減小壓降外，更重要的是降低耦合噪聲。

(3)對于單片機閑置的I/O口，不要懸空，要接地或接電源。其它IC的閑置端在不改變系統邏輯的情況下接地或接電源。

(4)對單片機使用電源監控及看門狗電路，可大幅度提高整個電路的抗干擾性能。

(5)在速度能滿足要求的前提下，盡量降低單片機的晶振和選用低速數字電路。

3 實際應用中的設計要點

3.1 精心做好板層的定義

對于多層PCB板的分層，從EMC角度出發并綜合其它因素，給出優選的層設置如表1所示。地平面EMC的主要目的是提供一個低阻抗的地，并且給電源提供最小的噪聲回流。在實際布線中，位于兩地層之間的信號層和與地層相鄰的信號層是PCB布線時的優先布線層。高速線、時鐘線和總線等重要信號線應在這些優先信號層上布線和換層。

具體到六層板布局，優先考慮方案1，首先其電源平面和地平面相鄰;其次地平面均與信號層相鄰;布線時優選層S2，將那些高di/dt的信號(如時鐘線)盡量放在這一層，其次選S3、S1層。主電源和其對應的地在第4層和第5層，層厚設置時，增大S2～P1之間的間距，減小P1～G2之間的間距。具體數值要通過阻抗匹配公式計算得出。當成本要求較高時，可采用方案2，優選布線層S1、S2。方案3則保證了電源、地平面相鄰，減少了電源阻抗;但只有S2才有好的參考平面。方案4適用于對于少量信號要求高的場合，它能提供最好的布線層S2。

3.2 尋找最佳布局

PCB設計者的主要設計和布局的內容之一是保證不發生隔離層重疊的情況。如果出現重疊的隔離層，就會在重疊的隔離層部分產生有限大小的電容。

首先要考慮PCB尺寸大小。PCB尺寸過大時，印制線條長，阻抗增加，抗噪聲能力下降，成本也增加;過小，則散熱不好，且鄰近線條易受干擾。在確定PCB尺寸后，再確定特殊元件的位置。最后根據電路的功能單元，對電路的全部元器件進行布局。盡可能地縮短高頻元器件之間的連線，設法減少它們的分布參數和相互間的電磁干擾。易受干擾的元器件不能相互挨得太近，輸入和輸出元件應盡量遠離。

有些元器件或導線之間可能有較高的電位差，應加大它們之間的距離，以免放電引出意外短路。帶高電壓的元器件應盡量布置在調試時手