一種基于PWM的CMOS數據接口電路設計

給出了一個基于0.25 m標準CMOS工藝的高速數據接口電路。采用PWM（脈寬調制）技術和PLL（鎖相環路）結構，降低了CRC（時鐘恢復電路）的復雜程度。系統數據傳輸速達到400Mbps。適于接口數目有限，時鐘恢復電路盡可能簡單的電路系統。對實現片上IP核之間、乃至芯片之間的互連有參考意義。

1 引言

隨著電路系統需求的擴展，集成電路設計與制造技術的進步，現代數字系統多工作在幾百Mbps的速率上，這些高速系統常包含多個電路模塊。系統中不同模塊間的接口十分重要，它一般采用總線結構。為了獲得更高的數據傳輸速率必須增加內部總線寬度，實際應用中，采用更大芯片面積和更多端口數目。這類問題也出現在板級系統中。為此，提出一個端口同時傳輸多個比特的概念以解決該問題，即采用調制技術，在電路中將數據與時鐘信號合并為一個通道以減少端口數。為解調該信號，接收端則采用時鐘恢復電路(CRC)從數據流中提取時鐘信號。常用的調制技術包括PPM[1]，PCM及PWM[2,3]。

給出了一采用PWM，傳輸速率達400Mbps的數據接口電路。用脈沖寬度對數據進行編碼，并保證含時鐘周期上升沿，將時鐘信號嵌入到編碼后的數據中，這樣在接收端很容易以傳統的PLL恢復出時鐘。可用PLLVC輸出來解PWM編碼信號，這樣電路幾乎就只需一個PLL。由于接收信號每個周期都有上升沿，避免了數據格式不同引起的電平與時間偏移。

2 基本原理與系統結構

PWM的脈寬值T與數據速率D可以分別表示為：

上式中N表示每符號的比特數，R表示符號率， 為單位脈寬。為簡化電路設計，我們取N＝2。PWM發送單元包括一串/并轉換，PWM調制器，發送PLL，二分頻器及接口電路。接收單元包括接口電路，PWM解調器，接收PLL，并/串轉換。

每2bit的數據通過串/并轉換合并對應為一個符號。00, 01, 10, 11四個不同符號分別對應不同的脈寬。每個符號對應2bit信息，因而采用二分頻電路。CLK經二分頻后作為PLL的參考時鐘。PLL中的VCO能產生五種時鐘相位供PWM調制器使用。PWM由VCO的第一個相位輸出觸發實現同步，由另外四個中的一個來復位，實現了上升沿觸發同步，脈沖寬度編碼的PWM發送電路。

接收電路與發送電路工作過程相反，接收到的PWM信號首先經過接口電路轉化為全擺幅CMOS電平。然后一路送PLL，一路接收PWM，接收PLL與發送PLL相似，只是在各相輸出后產生五個附加相，這五個附加相準確定位，用以檢測PWM編碼信號的下降沿，由圖1可知只要確定了下降沿，符號就能被解碼成2bit的信號，經并/串轉換輸出。

電路的功耗主要來源于PWM編、解碼器及接收、發送PLL。若N增加，上升、下降過程的密度減少，發送與接收單元功耗也隨之減少。發送與接收PLL的功耗由下式決定：

顯然，這個功耗值與N并無直接關系。

3 電路設計

3.1 發送/接收PLL

PLL的性能在本接口電路中相當關鍵，若將PLL與低噪聲的數字電路集成在同一塊硅片上，抖動問題尤為重要。該電路采用的PLL是一個包含PFD，低通濾波器/泵浦，VCO在內的傳統電流泵浦型PLL（CPPLL）。采用外接低通濾波器以減少片上面積，如前所述，發送、接收PLL只在VCO上有所不同。

為獲得低抖動PLL，PFD的性能很重要，PFD的品質可由死區值（即不可檢測的最小相位差）來衡量，傳統的靜態PFD用NAND來復位內部節點，延時大，死區值較大，導致了大的時鐘抖動，從而限制了電路的最高工作頻率。本文采用dec-PFD (double edge checking PFD) [4]，以避免dd-PFD（difference phase frequency detector）的非對稱性問題，獲得較少的死區值，更高的工作頻率與更低的功耗。泵浦是基于差分對的全差分電路，以UP/DOWN和UPb/DOWNb來切換差分對，獲得泵浦電流。電流源則始終處于通的狀態，開關切換時造成的影響減至最小，避免了從泵浦關態到通態過長的恢復時間。缺點是增加了一定的功耗。

PLL的另一個關鍵模塊是VCO，VCO設計的主要問題是噪聲容限，它決定了PLL在一定的噪聲環境下時鐘抖動的大小。電路采用五相差分型環路振蕩器，為PWM的調制解調提供五相信號。事實上，電路中存在很多噪聲會引起時鐘的抖動，其主要來源就是同一塊基板上集成的大量電路所造成的電源噪聲。為此，我們希望電路能有較大的PSSR（電源抑制比），我們采用圖2所示折疊式電路，每一態都由nmos差分對及pmos對稱負載構成。

VCO振蕩器的頻率取決于狀態數S，及每一態的延時td，如下式所示：

式中td可以用下式表示：

式中Vsw為差分輸出擺幅，CVsw/Iss為平均充放電時間。

顯然，各狀態的時間偏差與寄生電容上電壓、電流源、輸出波形幅度的波動相關。由于負反饋的作用，Vsw是固定的，這個值介于Vdd和Vref之間。保持Iss為常數，級聯電流源輸出電阻愈大，PSSR就愈高。對稱pmos負載用二極管短接，產生關于輸出電平中心對稱的近于線性的I/V曲線。若電源由于噪聲波動上升，Vsw與Iss同時上升，td可保持不變，即td可不受電源波動的影響。這有助于降低VCO對電源的敏感度，如圖2所示，每一個狀態的電流源以兩個nmos管擔任。VCO各相輸出之后是DSE電路[5]，將Vsw差分輸出轉換為軌對軌輸出，其特點是不同Vref時都有50％的占空比輸出。

2．2 PWM調制解調器

前面已知PWM調制器的輸出僅僅包含四種寬度的信號，可采用數字方法產生PWM信號，PWM調制器如圖3所示，兩個主要的模塊為相位檢測（PD）和相位選擇（PS）。此PWM調制器中，PD與一般的PLL中PD的作用類似，即輸出一個與兩個輸入信號相位差成正比的脈寬信號。PD由一個確定的，四個不確定的相位觸發，圖中P1～P5， P1為置位相，P2～P5為四個可能復位相，通過串/并轉換輸出S0，S1來選擇。為避免多次復位的發生，則采用圖4所示的PD。圖5則是PS原理圖，為提高工作速度采用偽NMOS電路。

6 串/并轉換電路

PWM解調電路如圖3所示，接收PLL對接收的已調信號進行采樣，產生相位采樣信號。比較采樣值就可以恢復出原來對應的數據（發送值）。由于采樣信號來自于接收PLL，具有更加穩定的特點。

2.3 串/并，并/串轉換

串/并轉換的作用是將兩個相鄰的輸入數據并化形成S0，S1兩信號，用以進行調制控制，電路如圖6所示。并/串轉換是將解調后的信息串化恢復出數據，電路結構與串/并轉換相似。

2.4 接口電路

為實現電路測試，考慮與1394a串行接口的連接，接口電路由漏極開路電流型晶體管，電平轉換器，差分放大器構成[6]。差分放大器為自偏壓型，具有較寬共模輸入范圍且在電路高頻工作時保證較低誤碼率。

3 實驗結果

電路采用0.25 m DPTM工藝，除LPF，電路都集成在片上，發送單元，接收單元，及發送/接收PLL面積分別為：921×570 m2，723×448 m2，503×339 m2。PLL鎖定在200MHZ時的輸出，利用Tektronix CSA803A測量可得PLL輸出峰－峰抖動為97ps，均方根為9.1ps。

發送電路以不同的四種數據輸入產生四種不同的脈沖寬度，對應這些數據測得的脈沖占空比分別為19.5%, 39.0%, 61.3%, 78.6%，與理想值略有差異。我們保證數據流中有各種脈寬出現，使數據速率達到400Mbps時輸出與輸入相同。脈沖寬度與理想值的差異，可能是由于相位選擇環路動態工作時的定時偏差所引起的，這一偏差愈大會使PWM解調器的采樣范圍減小，增加誤碼率。2.5V供電時功耗為79mW，說明該電路以簡單較少的端口可以良好的工作在400Mbps速率上，對數據格式亦無特別限制，表1給出了電路的性能指標。

表1 電路的性能指標

4 結論

給出的一個基于PWM的高速數據接口電路，采用0.25 m標準CMOS工藝制造，以PLL構造電路，符號速率為200Mbps，數據速率為400Mbps，2.5V供電時接口電路功耗為79mW，適用于接口數目少且接口電路盡可能簡單的系統，對實現片上IP核之間、乃至芯片之間的互連有積極的意義。