電容的去耦時間

在電源完整性設計一文中，推薦了一種基于目標阻抗（target impedance）的去耦電容設計方法。在這種方法中，從頻域的角度說明了電容選擇方法。把瞬態電流看成階躍信號，因而有很寬的頻譜，去耦電容必須在這個很寬的頻譜內使電源系統阻抗低于目標阻抗（target impedance）。電容的選擇是分頻段設計的，每一種容值的電容負責一段頻譜范圍，超出這個范圍的，由其他電容負責構成低阻抗路徑。

有些人可能對這種頻域方法有些困惑，本文從另外一個更直觀的角度來說明去耦電容的這種特性，即電容的去耦時間。

構成電源系統的兩個重要部分：穩壓電源、去耦電容。首先說說穩壓電源的反應時間。負載芯片的電流需求變化是極快的，尤其是一些高速處理器。內部晶體管開關速度極快，假設處理器內部有1000個晶體管同時發生狀態翻轉，轉臺轉換時間是1ns，總電流需求是500mA。那么此時電源系統必須在1ns時間內迅速補充上500mA瞬態電流。遺憾的是，穩壓源在這么短的時間內反應不過來，相對于電流的變化，穩壓源顯得很遲鈍，有點像個傻子，呵呵。通常說的穩壓源的頻率響應范圍在直流到幾百k之間，什么意思？這從時域角度可能更好理解。假設穩壓源的頻率響應范圍是直流到100kHz，100kHz對應時域的10us時間間隔。也就是穩壓源最快的響應速度是10us，如果負載芯片要求在20 us內提供所需的電流，那么穩壓電源有足夠的反應時間，因此可以提供負載所需要的電流。但是如果負載電流要求的時間是1ns的話，對穩壓電源來說太快了，穩壓源還在那發呆呢，瞬態電流的需求已經過去了。負載可不會等著穩壓源來做出反應，不能給它及時提供電流，他就把電壓拉下來，想想，功率一定，電流大了，電壓必然減小。哦，這就產生了軌道塌陷，噪聲產生了。因此，所說的頻率響應范圍，在時域對應的是一個響應時間問題。

電容也同樣存在響應時間。電源要10us才能反應過來，那從0到10us之間這段時間怎么辦？這就是電容要干的事。按電源完整性設計一文中，加入一個31.831uF電容，能提供100kHz到1.6MHz頻段的去耦。從時域來說，這個電容的最快反應時間是1/1.6MHz=0.625us。也就是說從0.625us到10us這段時間，這個電容就可以提供所需電流。穩壓電源發呆就發呆吧，別指望它了，電容先頂上，過10us后再讓穩壓源把活接過來。從0.625us到10us這段時間就是電容的有效去耦時間。

加一個電容后，電源系統的反應時間還是很長，625ns，還是不能滿足要求，那就再加電容，放一些很小的電容，比如13個0.22uF電容，提供1.6MHz到100MHz的去耦，那么這13個小電容最快反應時間為1/100MHz=1ns。如果有電流需求，1ns后這些小電容就做出反應了。

通常這個反應時間還不夠，那就在加一些更小的電容，把去耦頻率提到500MHz，反應時間可以加快到200ps，一般來說足夠了。不同電容產生去耦作用，都需要一定的時間，這就是去耦時間。不同的去耦時間對應不同的有效去耦頻率段，這就是為什么去耦電容要分頻段設計的原因。