引腳電容在引腳上耦合的噪聲電壓

邏輯器件相鄰引腳之間的寄生電容能夠在敏感的輸入法引腳上耦合出噪聲電壓。圖2.21描述了一個(gè)互容CM使得邏輯器件中引腳1和引腳2產(chǎn)生耦合的情形。

可以用式：計(jì)算由電路1傳入電路2的串?dāng)_百分比：串?dāng)_=R2CM/T10%-90%

其中，CM=4PF（電路1和2的互容）
R2=37.5歐（75歐長(zhǎng)傳輸線與75歐端接器的并聯(lián)阻抗）
T10%-90%=5NS（引腳1上信號(hào)的電壓上升時(shí)間）

在本例中，串?dāng)_為0.03（3%）

當(dāng)上升時(shí)間變得越短時(shí)，容性串據(jù)的問(wèn)題變得越來(lái)越嚴(yán)重。同時(shí)，當(dāng)連接的輸入阻抗更高時(shí)情況也隨之變得更差。

圖2.22說(shuō)明了高阻抗輸入的問(wèn)題。圖2.22中的ASIC器件產(chǎn)生一個(gè)時(shí)鐘信號(hào)，同時(shí)也反向觸發(fā)一個(gè)開(kāi)關(guān)輸入。沒(méi)有C1和C2時(shí)，R1和R2的阻抗非常高，這總味著實(shí)際上來(lái)自引腳1的全部時(shí)鐘信號(hào)都將會(huì)在引腳2上出現(xiàn)。

高頻時(shí)電容器C1和C2降低了接收電路的阻抗，阻止了容性串?dāng)_問(wèn)題的產(chǎn)生，對(duì)于接收電路中的容性負(fù)載，串?dāng)_的百分比正好等于電容的比值：串?dāng)_=CM/C1

C1設(shè)定為0.01UF時(shí)，得到的串?dāng)_只有0.0004，這一量級(jí)的串?dāng)_是無(wú)關(guān)緊要的，檢查R1、C1的時(shí)域響應(yīng)，得到時(shí)間常數(shù)為0.1MS。沒(méi)有誰(shuí)能夠分辯出這一微小的差異。

表2.4按大小次序列出了各種封裝中相鄰引腳之間的電容值。