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	 > 模擬技術(shù) > 設(shè)計(jì)應(yīng)用 > 增強(qiáng)型并行端口EPP擴(kuò)展移位寄存器輸出接口的方
        
    
        

        

        


	
	
	

        
	
        
		
        
			
        增強(qiáng)型并行端口EPP擴(kuò)展移位寄存器輸出接口的方
        
						
        
				作者：
				時(shí)間：2012-04-18
				來源：網(wǎng)絡(luò)
				
				
				
				
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			ize-adjust: auto; -webkit-text-stroke-width: 0px">　　硬件電路使用Altera公司的復(fù)雜可編程邏輯器件（CPLD）來實(shí)現(xiàn)。其結(jié)構(gòu)用Verilog HDL語言描述。其中，nCs為片選信號，由地址譯碼產(chǎn)生（地址輸出及譯碼的描述省略），Clk為外部時(shí)鐘源，DataOut和ClkOut分別為輸出數(shù)據(jù)和輸出同步脈沖。為防止系統(tǒng)超時(shí)，Clk應(yīng)有較高的頻率，大約為10 MHz左右。接口的Verilog HDL描述如下：


        4　結(jié)束語

        　　用EPP并行口擴(kuò)展移位寄存器輸出接口，充分利用了EPP的握手信號，因而在軟件設(shè)計(jì)時(shí)不需要對移位寄存器的狀態(tài)進(jìn)行查詢，只需對基地址＋4端口進(jìn)行寫操作，即可完成一個(gè)字節(jié)的移位寄存器輸出，簡化了軟件編程，實(shí)現(xiàn)了高的傳送速率（傳送速率可達(dá)8Mbit／s）。以此為例還可擴(kuò)展出多路開關(guān)量通道等接口。
        參考文獻(xiàn)
        1　Institute of Electrical and Electronics．IEEE Standard Signaling Method for a Bidirectional Parallel Peripheral　Interface for PersonalComputers．IEEEStd 1284，2000
        2　宋萬杰等．CPLD技術(shù)及其應(yīng)用．西安：西安電子科技大學(xué)出版社，1999
        3　J．Bhasker．Verilog HDL硬件描述語言．北京：機(jī)械工業(yè)出版社，2000         
				
            
                
			
								模擬電路文章專題:模擬電路基礎(chǔ)

        
							
        
                
			            
        
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