石英晶體振蕩線路誤差來源及其回路分析

　　負載電容與頻率容許誤差的關系圖：電容變大，頻率變慢；電容變小，頻率變快

　　負載電容與驅動功率的關系圖：當負載電容變小時，驅動功率也會變小

　　負載電容與負性阻抗的關系圖：當負載電容變小時，負性阻抗會變大

　　［案例分析］

　　客戶在應用MC-146的過程中發現會有10%左右的晶體起振時間過長、甚至不起振的現象發生。需要對電路設計進行測試來找到問題的原因和解決方法。

　　根據客戶提供參數測試得到如下數據：

　　從測試結果看客戶初始選擇Cl=12.5pF的MC-146進行設計，匹配電容C174=C175=18Pf， 測得精度為+4.4 ppm滿足應用要求。同時DL= 0.119W也小于0.5 W的要求。但是我們看到–R值為220 k不滿足–R》5* ESR的要求。 該設計存在起振緩慢或停振的風險，因此需要對回路的器件參數進行重新設定。

　　重新設定的原則是：使振蕩回路得到的參數指標都滿足設計要求。

　　經過測試發現 Cl=12.5pF 的MC-146 在該系統的所有情況下都不能滿足全部的參數要求，因此需要更換晶體單元。

　　結果顯示當使用Cl=7 pF 的MC-146 的時候，匹配電容C174=7pF C175=6 pF， 測得精度為+3.8 ppm 滿足應用要求。同時 DL= 0.081？W 也小于0.5W的要求。-R值為1000 k遠遠大 5倍ESR（325 k）。因此推薦客戶使用該參數匹配的電路設計，可以保證得到穩定可靠的時鐘頻率。