采用高級設計技術來減少IC功耗

采用高級設計技術來減少功耗，例如電壓/功率島劃分、模塊級時鐘門控、功率下降模式、高效存儲器配置和并行。能減少功耗的高級抽象技術包括動態(tài)電壓和頻率調(diào)整、存儲器子系統(tǒng)分區(qū)，電壓/功率島劃分以及軟件驅(qū)動睡眠模式等。

　　在RTL級和準RTL級精確估算功耗。了解對整體功耗有影響的設計因素和規(guī)范是設計師的任務，但是，高級功耗估算工具能夠為設計者提供他們作適當折衷時所需的信息，這對設計師來說很有幫助。

　　研究所有自動降低功耗的機會，在降耗的同時還不能影響時序或者增加面積。例如，在邏輯綜合階段，寄存器時鐘門控能夠被有效地使用，但是這樣做可能會對物理設計過程造成時序和信號完整性問題。一個替代的方法就是在物理設計階段實現(xiàn)時鐘門控，這一階段已經(jīng)能得到精確的時序和信號完整性信息。

　　在物理設計階段通過優(yōu)化互連來減少高功耗節(jié)點的電容，從而節(jié)省功耗。一旦互連電容被減少，驅(qū)動這些更低電容負載的邏輯門可以有更小的尺寸或者被優(yōu)化來產(chǎn)生更低的功耗。使用多閾值電壓單元替代來減少泄漏功耗也能夠在物理級得到有效實現(xiàn)。

　　不應該等到快要出帶才開始擔心功耗問題。如果這樣，你可能會發(fā)現(xiàn)減少功耗的工作做得太少了，也太晚了。

　　忽視任何一種消耗功率的因素。例如，當你試圖減少開關功耗的時候，泄露功耗卻可能是更值得重視的部分。過多的峰值功耗可能在片內(nèi)和片外都造成大的噪聲毛刺。

　　相信減少電源電壓或使用小幾何尺寸的工藝將解決功耗問題。更低的電源電壓減小了噪聲裕量，并且減慢了電路運行速度，這使得難以達到時序收斂，甚至難以滿足功能規(guī)格。在90納米及以下工藝，會呈現(xiàn)更大的漏電流。

　　指望一個“按鈕式”的低功耗解決方案或方法。必須在設計過程中的所有階段實現(xiàn)功耗管理——有時需要設計決策，有時更多的是自動化實現(xiàn)。

　　認為具功耗敏感的設計和自動降耗是互斥的。如果在一個完整的功耗管理設計方法中將二者結合，這兩種技術將有效地幫助你克服功耗難題。