高速串行數據接收器IC的可測性設計

集成電路芯片的測試已經成為現代集成電路設計的關鍵，本方案針對高速串行數據接收器專用集成電路的測試難點，提出了可行的測試電路，通過添加測試引腳、設計專用測試模式以及采用內建自測試等方法有效的解決了該芯片電路的功能測試和電氣性能測試。

隨著現代通信技術的發展，serdes，即serializer（串行器）/deserializer（解串器），已成為高速接口的主流技術。serdes是一種時分多路復用（tdm）的點對點通信技術，在發送端多路低速并行數據被轉換成高速串行信號，經過媒體光纖、同軸電纜的傳輸，最后在接收端高速串行數據被恢復轉換成低速并行數據，serdes有增強系統抗噪聲和抗干擾能力，并能克服時鐘偏移影響等優點。

serdes系統由發送和接收組成：發送通道電路主要由編碼電路、時鐘產生電路、并串轉換和串行發送器組成；接收通道電路主要由接收器、時鐘恢復、串并轉換和解碼電路組成。

高速serdes發送器和接收器實現芯片集成，如何在高數據速率下（大于200mbit/s）測試集成芯片就成為難題。在高速串行數據接收器設計時充分考慮芯片的可測性就成為必不可少的一項工作。本文提出了該芯片的分層次測試方案并設計出具體的測試電路。

高速串行數據接收器的設計

400mbit/s高速串行數據接收器芯片如圖2所示，芯片接收由光纖、同軸電纜傳輸來的高速lvds數據，恢復串行數據，轉換為并行數據后8b/10b解碼輸出并行數據。

芯片內嵌基于鎖相環的時鐘數據恢復電路，以refclk參考跟蹤輸入數據的相位，對輸入串行數據實現最佳采樣；移位寄存器完成對串行數據串并轉換；成幀電路搜尋同步字符確定串行數據的字節邊界。當輸入引腳mode為低時，8b/10b解碼電路工作，輸出解碼并行數據；而當mode為高時，芯片解碼電路不工作，為數據直通模式，直接輸出恢復的并行數據。在輸出數據穩定有效時，芯片數據有效指示信號rdy為低，而在接收數據違反8b/10b編碼規則或芯片頻率失鎖時，芯片輸出違規標志信號rvs。

芯片的測試難點

高速串行數據接收芯片為數模混合集成電路，測試有以下難點：

（1）由于芯片測試設備的限制，400mbit/s的高速串行測試序列生成困難；

（2）芯片支持多種通信協議標準，測試良好的覆蓋率需要大量的測試矢量，需要在測試的質量和測試的經濟性上進行折中；

（3）片內集成高速鎖相環pll電路、數據恢復電路的測試；

（4）新品在高速串行數據傳輸系統工作性能的測試。

芯片的測試解決方案

芯片為數模混合集成電路，測試應主要對模擬電路作測試，即對時鐘數據恢復電路的測試。當前對數模混合集成電路的測試方法主要有：通過添加測試pad、管腳來實現芯片模擬電路的可測性；使用模擬電路測試總線（ieee std 1149.4）技術在模擬和數字電路之間提供訪問技術；數字邏輯電路的內建自測試（bist）技術對芯片的功能作總體測試驗證。

綜合考慮芯片的功能和現有的測試方法以及測試設備，設計之初將測試分為以下幾個層次進行：

（1）芯片電路的難點cdr（時鐘數據恢復）電路的芯片級測試：關鍵節點由頂層鋁引出測試（probe pad，通過探針測試芯片cdr電路（含pll電路）的性能。

（2）制造測試模式：通過改變芯片的vco、差分數據輸入電路的拓撲結構實現芯片低速率工作，而輸入測試矢量序列測試芯片。

（3）芯片serdes傳輸系統bist測試:通過配套的serdes發送器進行bist測試或由專用序列發生器產生芯片的bist測試序列進行芯片在傳輸系統的工作性能測試。

測試具體電路設計

芯片內的cdr電路測試

芯片內的cdr電路（見圖3）是同步恢復串行數據關鍵電路，且內嵌高速pll電路，在版圖設計中采用頂層鋁引出cdr電路的關鍵節點作測試probe pad，在測試臺上通過探針引出的probe pad來進行測試。添加三鋁pad（圖3中芯片版圖左側的引出pad）來觀測cdr電路，引出電路的觀測信號有：頻率監測的輸出、延時數據、鑒頻器輸出、鑒相器輸出、低通電路輸出即壓控電壓、vco輸出即高速時鐘、延時數據、采樣輸出。在芯片上電并對芯片實施激勵后，觀測pad就能測試芯片的pll頻率跟隨特性及時鐘數據恢復電路的性能。

芯片的制造測試

芯片的制造測試原理為：切換vco環路及其他電路結構實現由外部輸入芯片的工作時鐘，則低速輸入測試矢量序列對芯片作時序和電氣性能的測試。

設計復用mode引腳實現測試模式的使能（見圖4）。mode可以接高電平、低電平或懸空。mode控制芯片解碼或直通模式工作，芯片正常工作時必須接高電平或者低電平，在制造測試時懸空mode引腳，由內部分壓電阻得到vcc/2，經過比較器（vref_h大于vcc/2小于邏輯高電平，而vrff_l小于vcc/2大于邏輯低電平）和異或門使得test_en為高而使能芯片進入制造測試模式。

在制造測試模式下串行差分數據輸入電路由差分數據輸入變為兩個單端輸入（見圖4），測試使能信號切換芯片內部數據為test_data的單端變化作為測試數據輸入，而test_clk信號單端變換后輸入vco電路作為測試時鐘信號。

電路的vco輸出芯片工作時鐘，由vco的環形電路結構（見圖5），切換電路實現在制造測試模式下從引腳輸入低速的測試時鐘作為芯片的工作時鐘（低頻時鐘忽略vco延時）。

芯片在制造測試模式的測試步驟為：

（1）使能芯片測試模式工作后輸入低頻測試時鐘建立芯片正常時序狀態；

（2）使能芯片成幀控制功能；

（3）連續輸入同步字符，觀測rdy信號測試芯片成幀功能；

（4）成幀后，輸入符合通信協議的測試序列測試芯片時序功能及外部電特性。

在制造測試模式下芯片輸出管腳切換引出芯片的關鍵信號，依據芯片設計支持的通信協議生成測試矢量配合測試儀對芯片的8b/10b解碼電路、移位寄存器、成幀電路、數據有效指示電路及芯片的電氣性能進行全面測試。

內建自測試（bist）

在serdes系統中由發送端發送偽隨機序列，由接收器的bist序列同步信號檢測控制，同步產生和發送端相同的本地檢測偽隨機序列實現數據傳輸系統的功能測試。這種測試驗證串行傳輸系統的基本功能的實現，而且檢測本地偽隨機序列和接收序列相校驗的錯誤信號來測試傳輸系統的誤碼率。

設計的bist電路與serdes發送器配合使用，實現偽隨機序列的譯碼、接收偽隨機序列、序列同步檢測、序列校驗、檢驗錯誤指示和bist同步錯誤自退出等功能，芯片設計bist電路工作原理為：當芯片進入bist模式后，序列同步檢測電路立即將芯片的偽隨機序列發生器清零以等待輸入的偽隨機序列的同步信號；當檢測到接收偽隨機序列的同步位時啟動本地偽隨機序列發生器實現測試序列和校驗序列的同步；九位數據比較器將接收到的偽隨機序列和本地校驗序列逐個驗證，在數據校驗錯誤時芯片rvs管腳輸出指示錯誤指示信號。芯片的rdy引腳在每個測試序列的周期末尾為高，標志芯片進行的bist測試周期。

為防止傳輸系統中的干擾使bist接收的偽隨機序列的同步位數據錯誤影響，電路設計了在序列同步后如果出現32個連續數據校驗都出錯，則認為接收序列的同步位檢測錯誤，電路自動退出校驗過程而返回bist起始狀態重新序列同步檢測。但bist測試出現連續幾個測試周期都不穩定工作就應檢測傳輸通道或者測試偽隨機序列的發送正常工作與否。

bist模式下芯片屏蔽mode而強制8b/10b解碼電路工作進行全面的測試。芯片偽隨機序列發生器是特征多項式為1＋x4×x9的lfsr（線性移位寄存器），其產生周期為511的9位偽隨機序列，為配合8b/10b編碼規則以及有效的測試，根據8b/10b規則由序列第九位將序列分為256個數據和255個特殊字，由譯碼電路將255個特殊字變為8b/10b編碼支持的16個特殊字符。

本測試方法及其測試電路在高速串行數據接收器集成電路中解決了高速速率測試的困難，通過改變芯片的vco和輸入電路的結構實現低速率測試矢量芯片測試，對芯片的cdr電路采用頂層鋁測試pad引出觀測，還設計bist電路對芯片作系統校驗測試，測試電路的設計充分考慮了芯片的功能特點和測定的可行性。