頻率合成器的高性能架構實現技術

要滿足苛刻的頻率合成器要求，通常需要做到一定程度的設計靈活性。基本的鎖相環（PLL）頻率合成器能以低成本、高空間效率、低功耗封裝提供合理的頻譜純度和頻率捷變，因此它在射頻（RF）系統核心位置發揮作用已經有段時間了。但是，在要求快速切換速度、低相位噪聲或低雜散信號電平的場合，有必要使用更為復雜的架構。通過正確的設計方法，結合使用現代低成本高集成度的PLL和直接數字合成器（DDS）集成電路（IC）可以極大地促進高性能架構的實現。

大部分高頻系統都使用傳統的基于整數分頻器的設計（圖1）或基于分數N分頻器的設計。不管是使用哪種設計，聯合使用單個通用頻率合成器IC和一個外部壓控振蕩器（VCO）通常都可以實現要求的功能。VCO功能可以用IC、模塊或分立元件解決方案甚至在合成器芯片內部實現，具體取決于所要求的頻率范圍、相位噪聲性能以及空間、成本和功耗約束條件。最終設計通常以制造商的應用筆記為基礎，并且一般可以使用可下載的應用程序完成合成器的寄存器加載和相位檢測器增益的設置等功能。

圖1：像這種基于整數分頻器的頻率合成器對許多應用來說都非常有用。

不過，對于要求非常高的某些應用來說，基本架構的性能也許遠遠滿足不了要求，特別是在相位噪聲、雜散信號電平以及頻率切換速度方面。多普勒雷達系統中使用的頻率合成器以及工作在微波頻率、使用快速頻率切換和/或高階調制方案的通信系統就是這種應用的很好例子。

舉例來說，如果一個應用要求整數PLL合成器有高的輸出頻率、相對小的調諧步長（這意味著高的分頻比），這將導致環路帶寬內產生很高的相位本底噪聲［因為相對于輸出的相位檢測器噪聲將增加20log（N）］。比如在5GHz輸出頻率和100kHz信道間隔情況下所需的分頻比是50000，這將導致94dB環路帶寬內的本底噪聲超過相位檢測器的噪聲（在1Hz帶寬內的典型值約為-75dBc）。典型的小數N頻率合成器IC在1Hz帶寬的噪聲指標可以達到-85dBc左右。

雖然直接模擬頻率合成器（一般由開關可選的倍頻器、混頻器和濾波器組成）在切換速度和相位噪聲方面可能比較優秀，但它們的實現通常太過復雜，特別是當要求很好的雜散信號性能時。數字直接合成器（DDS）可以提供精細的調諧步長、快速頻率切換速度和良好的相位噪聲，但不采用額外倍頻器的話，無法直接提供微波頻率輸出。

雖然不是專門用于這樣的設計，但為更常見應用開發的PLL和DDS類型器件通常可以用作更為復雜、更高性能架構中的構建模塊。圖2顯示了一個基于PLL的架構例子，這種架構完全可以用來提高相位噪聲性能。在這個例子中，VCO輸出在連接到頻率合成器IC輸入之前先下變頻到一個低得多的頻率。這樣需要的分頻比就降低了，從而減少了來自相位檢測器的噪聲貢獻。對于圖示所示例子來說，分頻比將從50000降低到2000，環路帶寬內的相位本底噪聲極限將改善28dB到-103dBc。如果是寬帶應用，可以采用多級下變頻電路，本振（LO）頻率則通過開關選擇以保持較低的N值。

圖2：在這種架構中，通過先將待穩定的VCO頻率進行下變頻可以最大限度地減小相位檢測器噪聲。

架構的改變在取得快速頻率切換時間時也非常有用。PLL穩定到一個新頻率所需的時間反比于環路帶寬。在簡單架構中，對小的信道頻率間隔要求意味著使用窄的環路帶寬，這將導致環路的頻率步長穩定時間變慢。在基于整數PLL的設計中，參考頻率將等于這個頻率步長，而且環路帶寬必須比這個步長小大約一個數量級。在基于小數N的設計中，雖然參考頻率可以保持高得多的值，但環路濾波器通常仍然必須對落在步長倍數處的信號進行高衰減，從而對環路帶寬設置了一個上限。然而，通過將DDS用作PLL內的高頻參考源，分頻比可以保持低值（這樣可以最大限度地減小噪聲），同時無需約束環路帶寬就能實現非常小的頻率步長。

現代DDS IC可以用很小的外形封裝產生甚高頻（VHF）范圍內的輸出，并且具有MHz級的調諧步長和優秀的相位噪聲。頻率和相位調制功能通常也包含在內。近端雜散信號電平取決于相位查找表分辨率和輸出數模轉換器（DAC），而且一般都非常好（約-80dBc）；然而，在輸出端會呈現電平很高的其它取樣信號。通過將DDS IC用作PLL中的頻率參考源，輸出頻率可以轉換成需要的任何頻率，多余的取樣信號也可以被PLL高效地濾除。圖3顯示了這種架構的例子。