復位設計中的結構性缺陷及解決方案(一)

　　然而，如果復位源（SW_Q）在復位狀態機（觸發器的SET/CLR輸入）為全局復位斷言被異步使用，那么復位干擾可能能夠復位整個系統（通過斷言全局復位），因為全局系統復位去斷言不僅僅與復位源去斷言相關。當該復位源（有干擾）被同步使用或在觸發器D輸入使用的情況下可能依然有一個問題。干擾范圍可能無法在至少一個周期內保持穩定，因此這不會被目標觸發器捕獲。此外，該復位源不能被用作任何電路的時鐘（除了脈沖捕捉電路），因為它可能違反時鐘寬度。

　　圖3：復位源干擾（問題2）

　　在上圖中，復位源SW_Q將出現干擾。雖然如果復位源SW_Q的干擾在某個觸發器被捕捉作為復位事件狀態（在S）或用于其他目的，全局復位輸出（rst_b）都沒有干擾，但它將導致時序違反/亞穩態，或根本不可能被捕獲。

2. 解決方案

　　* 設計人員永遠都不應犯下上述（圖2）低級錯誤。

　　* 如果復位實現如圖3所示，那么設計人員應保證復位源（在該示例中為SW_Q）總是在觸發器的SET/CLR輸入使用，而不在D或CLK使用。

　　* 解決這個問題的最好的方法是在復位狀態機中使用之前注冊該復位源。 雖然它將導致時鐘依靠全局復位斷言，但是無論如何，如果沒有時鐘，該內部復位（SW_Q）都不會斷言。請參見圖4.

　　圖4：解決方案1

　　此外，用戶也可以擴展SW_Q斷言，然后再在設計中使用它，復位斷言與時鐘無關。 請參見圖5.

　　圖5：解決方案2

　　復位路徑的組合邏輯

　　1. 問題（I）

　　如果組合邏輯輸入大約在同一時間發生變化，那么使用復位路徑中的組合邏輯可能產生干擾，這可能在設計中觸發虛假復位。下面是一個RTL代碼，它會在設計中意外復位。

　　assign module_a_rstb = ！（（slave_addr［7:0］==8‘h02 write_enable （wdata［7:0］==00））

　　always @（posedge clk or negedge module_rst_b）