同步異步復位與亞穩態可靠性設計

異步復位相比同步復位：

　　1. 通常情況下(已知復位信號與時鐘的關系)，最大的缺點在于異步復位導致設計變成了異步時序電路，如果復位信號出現毛刺，將會導致觸發器的誤動作，影響設計的穩定性。

　　2. 同時，如果復位信號與時鐘關系不確定，將會導致亞穩態情況的出現。下面先給出一個例子，然后就亞穩態進行重點討論。

　　亞穩態的定義(說明)：

　　在 Howard Johnson 的《High Speed Digital Design: A Handbook of Black Magic》一書中，專門就邏輯電路的亞穩態作了專門的分析。由于 timing margine 不夠，電路的輸入沒有能夠上到所需要的邏輯電平高度，導致邏輯器內部不得不花費額外的時間使得輸出達到所需的穩定邏輯狀態，這個額外的時間，我們也叫作決斷時間(resolution time)。在 Johnson舉的例子里，邏輯器件的邏輯電平是用電容來維持的，如果時序不夠，就好像給電容充電不足。

　　Howard Johnson 在書中(P123 頁-3.11.2)用一個 flip-flop 的例子來說明亞穩態(metastable behavior)。

　　書中用一個 amplifier，兩個 switch，一個電容來模擬 flip-flop 的工作狀態。電容用來保存電路的邏輯電平，兩個 switch 狀態的改變可以模擬數據的輸入和 flip-flop 的工作狀態。在flip-flop開始翻轉之前，輸入數據的邏輯電平存儲在電容里，然后flip-flop通過一個switch S1斷開與輸入端的連接，同時通過 amplifier(帶有一個正反饋環)開始進行內部的翻轉機制。

　　從輸入端 switch S1斷開，和正反饋環上的 switch S2閉合開始，amplifier 就處于一個冪指數形式的中間態，或者說是不穩定態(形象地說就是“工作中”)，可以用如下式子表達：

　　V(out)=V(in)exp[kt]。

　　其中 V(in)表示輸入邏輯的電平，V(out)表示輸出的邏輯電平。k 是一個時間常數，它和 amplifier 的帶寬以及正反饋環路有關。

　　我們看到，如果 flip-flop 在用電容對輸入電壓采樣的時間過短，也就是所謂的時序不夠，就會導致 V(in)的值很小，對于 flip-flop 就需要花很長的時間使得輸出邏輯 V(out)達到標準電平，也就是說電路處于中間態的時間變長，使得電路“反應”變遲鈍。這就是我們所說的“亞穩態”。

　　從 Johnoson 的一系列試驗可以看出，隨著 timing margine 不足程度的加深，邏輯電路“反應”會越來越慢，當超過一定的極限時候，邏輯電路就沒有輸出。

　　可以說，電路亞穩態的存在，會給時序設計帶來很多連鎖反應。因此 ，對于高速邏輯電路的設計，充分的 timing margine 是必需的。