ICSl523型同步時鐘發生器的原理及應用

1 引言
ICSl523是一款高性能、低功耗的行同步信號發生器，它廣泛應用于要求行同步、同步鎖相的視頻應用領域。由于采用低電壓CMOS混合模式技術，使得它能夠為視頻工程及分辨率從VGA到UXGA的顯示提供有效的時鐘解決方案。ICSl523能夠提供差分(高達250 MHz)或者單路格式(高達125 MHz)的像素時鐘。動態相位調整電路可以控制像素時鐘相對HYSNC的相位，先進的鎖相環技術可以選擇內部可編程分頻或外部分頻。所有的功能都可以通過行業標準的I2C總線以它的硬件接口進行配置。

2 主要特點和引腳功能
ICSl523的引腳排列如圖1所示。它采用24引腳的SOIC封裝。表1所列是其引腳功能。ICSl523的主要特點如下：

像素頻率高達250 MHz；
頻率抖動非常小；
動態調整輸出時鐘相位；
單終端SSTL_3時鐘輸出；
雙緩沖的PLL/DPA控制寄存器；
可以分別對PLL和PDA軟件復位；
●可選擇內部或者外部環路濾波器；
●3.3 V工作電壓，輸入耐壓高達5 V；
●I2C串行接口既可以100 kHz工作，也可以400 kHz工作。

3 工作原理和內部寄存器
3.1 工作原理
ICSl523的內部組成框圖如圖2所示。

ICSl523的鎖相環是針對行同步應用優化設計的。內部高性能施密特觸發器在很短時間內對輸入的HSYNC信號進行預處理，并將處理后的HSYNC作為干凈的參考信號。預處理后的HSYNC信號或者HSYNC的恢復信號會在FUNC引腳上出現，這個輸出信號與像素時鐘的邊界對齊。
ICSl523內部具有自動上電復位檢測電路，如果輸入電壓值低于它的門限值會自動復位，因而沒有必要連接外部復位信號。
動態相位調整功能使得它能夠輸出相關的HSYNC信號，并且延時于像素時鐘的輸出信號，延遲的大小可以通過編程的方式設置。增加延時功能在多個視頻源要求必須同步時顯得非常有用。
ICSl523使用行業標準的I2C串行總線接口進行編程。通過該接口能夠訪問內部的12個寄存器：1個只寫寄存器、8個讀寫寄存器和3個只讀寄存器。根據引腳I2CADR的狀態可分別訪問2個ICSl523。當此引腳為低電平時，讀地址是4DH，寫地址是4CH。如果是高電平，則它的讀地址是4FH，寫地址是4EH。I2C總線接口既可以低速(100 kHz)工作，也可以高速(400 kHz)工作，并且有5V耐壓。
3.2 內部寄存器
ICSl523有12個控制寄存器，分別為輸入控制寄存器、鎖相控制寄存器、反饋分配0和l寄存器、DPA偏移寄存器、DPA控制寄存器、輸出使能寄存器、晶體振蕩器分配寄存器、復位寄存器、電路版本寄存器和狀態寄存器。下面介紹幾個重要的寄存器。
(1)狀態寄存器(Status Register)

DPA_LOCK：動態相位調整鎖定標志，0=沒有鎖定，l=鎖定。
PLL_LOCK：鎖相環鎖定標志，同上。
D2-D7：Reserved。
(2)復位寄存器(Reset Register)

DPA RESET：復位動態相位調整工作寄存器，寫XAh表示復位DPA工作寄存器。
PLL RESET：復位鎖相環工作寄存器，寫5Xh表示復位PLL工作寄存器。
其中,寫5Ah表示同時復位2個工作寄存器。
(3)晶體振蕩器分頻寄存器

Osc_Div：OSC(12引腳)/設置的系數(設置的數值+2)。
ln_Sel：選擇相位/頻率檢測器的輸入信號，0=HSYNC，1=OSC分頻器。
(4)輸出使能寄存器(Output Enable Register)

EnDLS：使能DPA鎖存狀態輸出到LOCK/REF腳。
EnPLS：使能PLL鎖存狀態輸出到LOCK/REF腳。
Func_Sel：功能輸出選擇,0=恢復的HSYNC，1=外部的HSYNC。
Fbk_Sel：反饋選擇，0=內部反饋，l=外部反饋。

4 典型應用
4.1 硬件電路
ICSl523的典型應用電路如圖3所示，該電路為SIDl3806型顯示控制器提供視頻同步信號。這些信號是SIDl3806連接LCD時所需要的。ICSl523輸入時鐘是50 MHz(引腳12)、輸出CLKl(25 MHz)、CLK2(12.5 MHz)和CLK3(387.6 kHz)分別接S1D13806的BUSCLK(60引腳)、CLKl(66引腳)、CLKl2(64引腳)和CLKl3(引腳)。

4.2 軟件配置
軟件配置流程如圖4所示，詳細配置過程見下文給出的部分配置程序。結合典型應用還給出相關寄存器的具體配置數值,如表2所示(這些值可通過ICSl523專用軟件獲取)。

配置程序：

5 結束語
本文提供的硬件電路及寄存器配置值已經在實際應用中得到驗證,是完全正確的。ICSl523為視頻領域提供了一種很好的視頻時鐘解決方案。