多端口SDRAM控制器的設計與實現

　0 引 言

　　目前，在很多視頻數據采集以及實時顯示的應用開發中，常需要用到存儲容量大、讀寫速度快的存儲器。在各種存儲器件中，同步動態隨機存儲器SDRAM 以其速度快、容量大、價格低的特點而備受關注。SDRAM 的工作頻率可以達到100MHz 甚至更高，但是在其工作周期內，因為要有刷新、預充電以及尋址等必要的操作，不可能總處于數據傳輸狀態，使得它的帶寬不能達到百分之百的利用，實時顯示效果因此受到影響。為此，本文在研究有關文獻的基礎上，根據具體情況提出了一種獨特的方法，利用FPGA 的片上資源開辟了多個FIFO 作為讀寫緩存，實現了多端口SDRAM 控制器的設計，并用Verilog 硬件描述語言[1] 給予實現，仿真結果表明該控制器能夠輪流地從多個緩存向SDRAM 進行存取，實現了高速多數據緩存，充分利用了SDRAM 的有效帶寬，提高了存取速度，從而達到實時顯示的要求，并且只要將該設計稍加修改，便可應用到其他需要多數據緩存的場合。

　　1 SDRAM 基本操作原理[2] [3]

　　SDRAM 的主要控制信號有：CS_N：片選使能；CAS_N：列地址選通信號；RAS_N： 行地址選通信號；WE_N：寫使能信號；DQM：字節掩碼信號；ADDR：地址線。以上這些信號的邏輯組合就組成了SDRAM 的主要操作命令，如表1 所示：

　　表1.SDRAM 主要操作命令表SDRAM 的主要操作如下：

　　1.1 初始化操作

　　SDRAM 上電一段時間后, 經過初始化操作才可以進入正常工作過程。初始化主要完成預充電、自動刷新和模式寄存器的配置。