拆解小芯片困局

小芯片（Chiplets）在半導體功能與生產效率上實現了巨大飛躍，這一變革恰似 40 年前

小芯片（Chiplets）在半導體功能與生產效率上實現了巨大飛躍，這一變革恰似 40 年前軟 IP 所引發的行業突破。但在這一愿景成真之前，仍有大量協同工作需要完成——構建成熟的生態系統是核心挑戰，而當前該生態系統尚處于初級階段。

如今，許多企業因受限于光罩尺寸，已被迫轉向多芯片解決方案，但這并未催生即插即用的小芯片市場。這些早期系統無需遵循統一標準即可運行，也并未追求一致的效益目標。從設計本質來看，它們仍在沿用「構建大型系統」的傳統思維。

西門子 EDA 公司 Tessent 芯片測試解決方案的可測試性設計（DFT）流程產品經理 Vidya Neerkundar 指出：「小芯片的核心理念是『分而治之』。設計者能夠借此加速設計進程，并享受高良率帶來的諸多優勢。但當你將系統分解時，必須同步應對新的問題——解決一個問題的同時，必須應對另一個新問題，不斷在追趕中突破技術瓶頸。」

行業對這些新問題的全面認知仍在形成中。Marvell 公司技術副總裁兼定制解決方案首席技術官 Mark Kuemerle 表示：「我們掌握了標準小芯片的制造方法，典型案例是高帶寬內存（HBM），這也是目前唯一的標準化小芯片產品，由 JEDEC 定義。該標準明確規定了『x、y 維度參數及連接方式，確保任何廠商均可制造與之通信的產品』。若要讓開放的小芯片市場發揮效能，必須建立同等嚴格的標準體系。這一看似基礎的概念，實則蘊含重大變革意義。若能達成這一目標，資源共享將成為現實；而當這一理念延伸至 3D 領域，其影響力將更為驚人——若能將可能用于堆疊的串行器 / 解串器（SerDes）IP 占位面積標準化，或為無線、航空航天領域的數據轉換器制定統一標準（只要有足夠多的企業愿意推動標準統一），設計者在構建承載所有組件的基礎芯片時，即可鎖定基礎架構，圍繞其模塊化搭建其他組件。這將為 3D 集成設計的普及奠定關鍵基礎。」

問題的關鍵在于需要凝聚足夠多的行業共識。弗勞恩霍夫 IIS 自適應系統工程部門高級混合信號自動化小組經理 Benjamin Prautsch 表示：「當下最大的挑戰是『行業的具體需求究竟是什么？』許多企業處于觀望狀態，等待其他參與者率先行動。部分領先企業需要站出來，協調不同利益主體，嘗試提煉行業共性需求。換言之，答案的核心在于明確生態系統內技術發展的正確方向?！?/p>

這一過程可能比部分人預期的更漫長。Cadence 公司 SSG 產品營銷總監 Mayank Bhatnagar 指出：「相關標準仍在持續演進。像通用芯片互聯 Express（UCIe）這類標準正獲得行業范圍內的認可，我相信其最終會取得成功，但距離真正落地仍需數年時間。保守估計，未來 3 到 5 年內難以實現標準化，行業標準小芯片的大規模應用可能要等到 2030 年代?！?/p>

小芯片所需的標準

封裝、測試、設計、功能通信、實現級互連等領域均需標準化體系，而當前各企業仍沿用自有標準。Ansys 公司產品營銷總監 Marc Swinnen 坦言：「當下各種技術百花齊放。但設計者面臨現實困境：該選用何種封裝技術？市場上存在太多差異化方案，每家 OSAT 廠商都有其技術特色及變體，但并非所有技術都能成為主流。該市場終將經歷一輪技術洗牌——沒有企業愿意押注錯誤技術，被困在無人問津的小眾方案中，因此行業整合勢在必行?！?/p>

封裝技術正逐步向半導體行業的規范性靠攏。Synopsys 公司工程副總裁 Abhijeet Chakraborty 表示：「以中介層為例，頂級晶圓廠與 OSAT 廠商對中介層的規則和技術參數定義存在差異，而這些是使用中介層組裝芯片的必需條件。目前各廠商采用不同的參數標準與開發范式，若能實現規范化，將極大地推動產業進步。我們正身處一場激動人心的變革之中——從晶圓廠到垂直整合企業的架構師，再到 EDA 與標準化領域，整個生態系統都在攻克一系列關鍵問題。盡管變革速度迅猛且涉及面廣，但在找到真正適用于 3D-IC 開發的可擴展解決方案之前，這些探索都是必要的鋪墊?！?/p>

盡管每項標準都可能帶來局部優化，但關鍵是要形成規模效應。Marvell 公司的 Kuemerle 強調：「英特爾成立 UCIe 聯盟時，行業曾寄予厚望，認為憑借芯片間接口標準，小芯片將迎來爆發式增長，但實際進展有限。根源在于，除接口標準外，還需解決測試等諸多復雜問題——必須明確如何讓小芯片實現高效通信，以確保測試覆蓋的完整性。」

相關標準已進入制定階段。西門子的 Neerkundar 介紹：「回溯至 20 世紀 90 年代，IEEE1149.1 標準定義了芯片與電路板的連接方式，并衍生出邊界掃描描述語言（BSDL）。如今，IEEE 1838 標準提出了 PTAP-/STAP 類型機制，規范了如何在 3D-IC 堆疊及 2.5D 封裝中應用該機制。其他標準也在同步推進：IEEE 標準 P3405 聚焦互連測試與修復，明確了自主設計產品的技術路徑；P1838A 標準從 3D-IC 視角定義了邊界掃描接口?！?/p>

標準化需求清單仍在持續擴展。Ansys 公司產品經理 Takeo Tomine 舉例：「在靜電放電（ESD）領域，我們遵循 IEC 61000 標準，該標準涵蓋機器模型、人體模型、充電設備模型等電氣規范。從芯片到模塊再到系統，所有電氣人員都需遵循這一指南，晶圓廠也據此制定設計規則手冊，確保技術參數符合標準要求。」

標準制定通常會規避行業方向不明確的領域。Cadence 公司的 Bhatnagar 解釋：「標準不會定義高度差異化的技術細節。以 UCIe 為例，其未規定通道的具體實現方式——作為創始成員的英特爾擁有嵌入式多芯片互連橋（EMIB）技術，但標準并未強制要求使用特定技術，僅定義了電壓傳遞函數（VTF）、串擾規范等通道特性。我們已看到，部分新開發的通道雖滿足標準要求，但其技術實現與最初設想大相徑庭?！?/p>

仍有一些技術難題在等待破解。NHanced 公司總裁 Robert Patti 指出：「物理接口的標準化面臨限制——我們可以定義電源、接地、間距等物理參數，但無法統一電壓標準?？稍诿總€微型單元內設計電源環，單元內及層間布置信號線路。就電源等物理要求達成共識具有可行性，但邏輯協議層面，各企業仍堅持自有版本。若要求在兩組電路間疊加特定邏輯協議，設計者往往不愿為此增加時間延遲、同步機制、電路成本，更不希望犧牲功耗效率。」

這引出了一個核心矛盾。弗勞恩霍夫的 Prautsch 直言：「行業的訴求是制定盡可能統一的標準，同時不接受任何額外開銷，這是當前面臨的關鍵挑戰。」

與軟 IP 的發展路徑類似，小芯片需要完善的可交付成果體系以實現成功集成。西門子中央工程解決方案總監 Pratyush Kamal 提出疑問：「我們需要何種模型？行業正試圖填補巨大的技術鴻溝。臺積電開發了 3D Blocks 語言，并嘗試在 IEEE 框架內公開；開放計算項目（OCP）也在推進類似工作，但尚未完全定義所有必需內容。以跨越兩個芯片的混合信號電路 3D IC 為例，當交付具有物理形態的小芯片時，仍需提供與整個堆疊相關的 SPICE 網表以支持完整仿真。多數情況下，小芯片集成時設計者更關注接口邊界，而非內部細節，但部分分析仍需向組裝商與封裝設計師開放小芯片的完整視圖。」

小芯片給組織帶來挑戰

為迎接基于小芯片的生態系統，企業必須開展組織架構變革。Ansys 公司的 Swinnen 觀察到：「多數大型企業已啟動相關項目加速 3D-IC 研發，但需要進行組織重組——封裝、熱管理、可靠性、芯片設計分屬不同團隊，而 3D-IC 開發要求這些團隊在原型階段就緊密協作。當前企業的組織架構尚未為此做好準備，需要對團隊架構與管理職責進行內部調整，以整合必要的專業資源。」

研發流程也必須同步革新。Bhatnagar 強調：「在布局規劃階段，就需考慮將功能分配至多個芯片，層次化劃分邏輯正在發生根本性變化——若不提前規劃，可能導致無法利用舊工藝節點優勢，或面臨芯片間超高帶寬需求等問題，而這些問題可通過更合理的布局規劃與功能劃分規避。層次化設計時，必須建立正確的思維邏輯，這將直接影響芯片間數據傳輸量、發熱效率、布局間距及延遲容忍度，唯有通過細致的架構規劃，才能將潛在風險降至最低?！?/p>

測試環節受到顯著影響。Neerkundar 指出：「組裝后測試已不可行，必須在組裝前確保部件質量——需要在晶圓級別進行測試，這意味著芯片必須具備某種接觸機制。盡管堆疊在組件頂部的芯片引腳不會作為封裝引腳引出，但在晶圓分選時，仍需通過這些接觸機制實現通信。行業將其稱為『犧牲焊盤』，即采用常規 C4 凸塊或標準凸塊間距用于連接與接觸，這些凸塊高度高于組裝后使用的微凸塊。測試需分兩步完成：晶圓分選時通過犧牲焊盤與標準凸塊測試，組裝完成后通過微凸塊重新測試?！?/p>

行業生態本身也需要組織化協同。Kuemerle 強調：「若想推動特定應用落地，必須凝聚足夠多企業的共識——假設八家企業（四家用戶與四家開發商）圍繞某類 3D 小芯片，在標準組織中用三年時間就占位面積、電源傳輸、信號引腳、數據速率等細節達成一致，該標準才可能成功落地。內存領域已驗證這一模式，其他應用領域亦可效仿。」

工具和流程

當前，異構集成主要由垂直整合企業主導，這有其必然性。Kuemerle 解釋：「此類設計面臨諸多復雜性，當我們開展基于小芯片或 3D 項目時，需構建專屬的完整驗證環境。若掌握項目所有輸入條件，便可確保實現設計目標及組件間功能協同。盡管有工具正在開發中，但尚無任何工具能實現無縫集成，仍需構建定制化環境以支持并行開發。物理實現環節同樣如此：必須反復驗證芯片間匹配性，確?；A芯片與中間芯片能為頂層芯片提供所需資源，工具可提供輔助，但仍需實施額外的定制化檢查以保障成功。」

當所有組件協同設計時，標準化流程才有構建可能。Rapidus 設計解決方案現場首席技術官 Rozalia Beica 表示：「多芯片集成依賴系統級協同設計，需要熱模型、電源模型、互連模型的深度融合。這些模型可實現小芯片、封裝、基板的同步設計與集成，確保精準的熱管理、電源管理及可靠的芯片間通信。」

當前，這些芯片的設計尚未形成標準流程。NHanced 公司的 Patti 透露：「我們擁有大量從事 3D 設計的客戶，他們均采用自主開發模式。雖使用標準工具，但核心環節依賴手工操作——編寫腳本、臨時制定冗余方案、自主決定部件篩選標準以確保芯片質量。所有操作均基于 EDA 工具，但本質上仍沿用 2D 工具邏輯，且高度依賴機構內部的經驗法則。當前 EDA 工具的主要應用場景集中在高性能計算（HPC）復合體與加速器領域，這些領域均聚焦 UCIe 接口，雖形成一定標準化趨勢，但客戶群體仍相對小眾?！?/p>

若要進入開放的小芯片經濟，必須打破現有產業鏈的強耦合關系。Synopsys 公司的 Chakraborty 指出：「當整合來自不同供應商的小芯片時，必須開展系統級分析——需要芯片熱模型、功耗模型（用于 IR 與 EMIR 分析），以及熱機械應力分析模型。這些分析無法在單一芯片級別完成，那么問題來了：當混合匹配不同供應商的芯片與解決方案時，如何實現系統級分析？安全性同樣關鍵，尤其是復用其他供應商的小芯片時，如何確保芯片的安全性與完整性？所有這些要素都必須以可靠的方式整合，缺一不可?！?/p>

行業必須明確小芯片供應商的信息披露邊界——哪些信息必須提供，哪些可以保留。Bhatnagar 表示：「我們已開發出部分模型，可在不泄露凸塊下方設計細節的前提下，定義每個凸塊的 IR 壓降。與任何 IP 一樣，企業始終擔心模型泄露核心技術，同時要求模型具備足夠精度。初期，企業將在封閉生態系統內合作，依賴合作伙伴的技術信任，將模型用于既定用途。隨著模型成熟，其將在細節精度與技術保密之間找到平衡——正如供需關系原理，模型生成與消費將同步發展。這正是我認為小芯片市場不會在 3 到 5 年內成型的原因：并非企業缺乏技術能力，而是生態系統的信任構建需要時間沉淀?！?/p>

目前，行業尚未形成必要文件與模型的完整清單。Prautsch 坦言：「我們正在梳理工具與接口文件格式清單，即便如此，仍需不斷發現合作伙伴間設計交付時可能出現的挑戰。核心矛盾在于接口兼容性，封裝設計公司與芯片設計公司必須深度審視彼此的設計領域，建立跨領域協同框架?！?/p>

變革雖慢，但正在匯聚勢能。Neerkundar 總結：「不能孤立看待工具或標準的發展，二者必須協同演進——需要標準化體系與支撐標準落地的工具鏈。唯有如此，行業才能真正實現『設計小芯片、采購小芯片、獨立于供應商完成組裝，并制造獨特產品』的目標。如今，我們尚未抵達終點，但前進的方向已然清晰。」