傳輸晶體管邏輯簡介

低電阻路徑

這個問題的基本答案是，邏輯高表示電源軌上的電壓，代表二進制 1，邏輯低表示地電壓，代表二進制 0。這個描述是一個很好的起點，它變得更如果我們說“靠近電源軌”和“靠近地”而不是“在電源軌處”和“在地”，那么是準確的。此修改考慮了流過 NMOS 或 PMOS 溝道的電流在源極和漏極之間產生小電壓差的事實。
　　

流經通道的電流問題會導致典型 CMOS 功能的一個更微妙但至關重要的方面。 CMOS 反相器確保輸出節點與電源軌或地具有低電阻連接；反相器總是NMOS導通、PMOS截止或PMOS導通、NMOS截止。這就是為什么我們可以說 CMOS 電路驅動邏輯低或邏輯高。這也是為什么圍繞逆變器拓撲構建的邏輯電路如此可靠的“數字”——所有節點都具有明確定義的二進制狀態，因為它們始終具有通向電源電壓或接地的低電阻路徑。
　　

傳輸晶體管邏輯 (PTL) 也稱為傳輸門邏輯，基于使用 MOSFET 作為開關而不是逆變器。結果是（在某些情況下）概念上的簡化，但 CMOS 反相器嚴格的邏輯高/邏輯低輸出特性丟失了。
　　

傳輸晶體管邏輯的示例
　　

可以使用單個NMOS晶體管作為PTL開關；當施加到柵極的電壓為邏輯高時，開關被認為是閉合的，而當施加到柵極的電壓為邏輯低時，開關被認為是打開的。下圖顯示了僅使用一個晶體管的與門（或至少類似于與門的東西）。

當輸入 (A) 為邏輯高且開關控制信號 (B) 為邏輯高時，輸出 (Y) 為邏輯高，而對于所有其他組合，輸出 (Y) 都不是邏輯高。這聽起來像“與”真值表，但我們真的可以將其稱為“與”門嗎？這取決于你的觀點。問題在于，當 B 輸入為邏輯低電平時，電路不會驅動邏輯低電平。它只是斷開連接，即浮動。為了建立邏輯低電平，我們需要一個下拉電阻：

現在我們有了一個功能性與門，并且只使用了一個晶體管和一個電阻器，而基于 CMOS 反相器的標準與門需要六個晶體管。然而，PTL電路絕不等同于標準CMOS版本。首先，它不能可靠地提供低電阻接地路徑。其次，只要輸出為邏輯高電平，它就會消耗靜態功耗——電流從輸入流經 NMOS、下拉電阻到地：

這意味著我們失去了基于逆變器的邏輯的一個極其有益的特性，即電源僅在開關期間提供大量電流。 （這就是為什么 CMOS 功耗與頻率成正比——更多的開關意味著更多的電流，更多的電流意味著更多的功率。）
　　

傳輸晶體管邏輯中的 NMOS 與 CMOS
　　

如上一節所示，PTL 圍繞 MOSFET 開關構建，這些開關可以傳遞（因此得名）或阻止信號。使用 NMOS 晶體管作為開關無疑是減少晶體管數量的好方法，但單獨的 NMOS 在性能方面并不令人印象深刻。更好的解決方案是 CMOS 傳輸門：
　　

本文對單獨的 NMOS 和 CMOS 傳輸門進行了簡要比較。毫無疑問，一般來說，傳輸門是更好的實現方式，但請考慮權衡。顯然需要一個額外的晶體管，但還要注意，PMOS 不是由開關控制信號驅動，而是由開關控制信號的補碼驅動。例如，如果生成輸入信號的電路是提供
　　

輸出的D 觸發器，則這不是問題。不過，通常只有一個輸入信號可用，在這種情況下，使用 CMOS 傳輸門意味著我們還必須有一個反相器來為第二個 FET 創建控制信號。