大帶寬矢量信號分析儀的中頻處理設計

作者 / 田元鎖 趙潤年 中國電子科技集團公司第四十一研究所(安徽 蚌埠 233010)

　　*基金項目：中國電科技術創新項目《微波毫米波大帶寬大規模MIMO測試技術研究》

　　田元鎖，1983年6月出生，工學碩士，工程師，主要研究方向為電子測試與儀器開發、中頻電路設計等。

摘要：移動通信技術飛速發展，系統帶寬不斷增加，本文提出了大帶寬矢量信號分析儀的中頻處理設計，用于解決大帶寬矢量信號中頻處理的難點，適用于多種矢量信號標準，能接收高達100 MHz寬帶的矢量信號，解調分析性能的EVM值小于1%，滿足大帶寬矢量信號分析的要求。

0 引言

　　IQ正交調制技術普遍應用于現代數字通信系統，其調制信號可以用IQ兩路來表示。作為調制信號，其信號質量必須要達到要求，通常衡量把這種IQ正交調制信號當作一個矢量來分析，映射到星座(Constellation)的I軸(橫軸)Q軸(縱軸)上，分別對IQ兩路信號進行分析，也可以針對IQ信號衍生出來的多個指標進行分析，如EVM，從不同的角度衡量了矢量調制信號的信號質量^[1-7]。

　　目前通信系統的信號變得越來越復雜，如大的帶寬、復雜的調制方式，要求矢量信號分析儀具有分析大帶寬、多種調試制式信號的分析能力。因而在大帶寬矢量信號分析儀的設計，就必須滿足以上要求。通常來說，矢量信號分析帶寬越大，數字下變頻處理越復雜，國外優秀的矢量信號分析儀表廠商一般采用大規模集成電路，手段先進，我們借鑒其經驗，并考慮成本等因素，采用多片通用高速現場可編程邏輯器件來構成數字下變頻器 ^[8-11]。

1 中頻處理單元

　　1.1 數字下變頻器的設計

　　數字下變頻器的性能對整個中頻處理影響很大，主要因素有兩個：一是表示數字本振、輸入信號以及混頻乘法運算的樣本數值的有限長所引起的誤差，即數字混頻器和數字本振的數據位數不夠寬，產生尾數截斷;二是數字本振相位的分辨率不夠而引起數字本振樣本數值的近似取值。根據截斷和近似的程度，會或多或少地影響數字下變頻的性能^[12-14]。基于上述的特點，高采樣率數字下變頻器的設計有相當大的難度，圖1是數字下變頻器的原理框圖。

　　其中包括數字混頻器、數字控制振蕩器和低通濾波器三個部分。

　　決定數字下變性能的最主要因素是數字控制振蕩器(NCO)，其作用就是產生一個理想的正弦和余弦波。在信號采樣率很低的時候，通過實時計算的方法產生。在信號采樣頻率很高情況下，實時計算的方法是不可能實現的，因此，最有效、最簡便的手段是查表法，即事先根據各個NCO正弦波相位計算好相位的正弦值，以相位角度作為地址存儲該相位的正弦值數據，相位角度與該相位的正弦值一一對應，在每出現一次信號采樣值時，NCO就增加一個2π(fLO/fs)，然后以相應相位累加角度作為地址，檢查該地址上的數值并輸出到數字乘法器。數字低通濾波器擬采用CIC濾波器和FIR濾波器相結合的方式，CIC濾波器占用資源少，并實現信號的抽取，FIR濾波器可以得到較好的帶外抑制^[12-14]。圖2是CIC濾波器和FIR濾波器組合的一種仿真結果。

　　1.2 中頻自動增益控制

　　自動增益控制模塊主要是運用自動量程變換技術，如圖3所示，核心思想是利用通路中抗混疊濾波器有較長的延時特性，在ADC之前加一個可變增益調節器，在掃描過程中，使電路能進行充分的峰值預檢測和增益判別，進而調整進入ADC的信號增益。自動量程變換機制相當于擴展了ADC的量程范圍，從而提高了測量動態范圍。圖3中，可變帶通預濾波器對中頻信號進行預濾波。中頻信號經預濾波后分為兩路：主路信號進行抗混疊濾波，旁路信號進入峰值處理器。抗混疊濾波器存在很大的延時，它把輸入信號延時到ADC采樣時鐘周期的很多倍。正是該延時的存在能夠保證信號到達ADC之前能夠及時對輸入信號進行電平判別處理和增益調整。濾波器的延時允許該技術在一個時鐘周期內及時檢測信號電平，然后在下一個時鐘周期內決定需要調整的放大器增益并且完成電路設置。調整后具有最佳增益的信號到達ADC，使動態范圍最大化。特別是對那些需要更大動態范圍的包含大、小信號的測量時，動態范圍已經通過加在ADC前面的增益改善了。增益規則處理器根據峰值處理器的輸出結果控制可變放大器的增益：輸入為大信號，放大器增益減小;輸入為小信號，放大器增益增大。另外增益規則處理器還控制ADC量化數據的縮放處理，目的是去掉可變放大器的增益，恢復原來信號幅度值。此外，通過提前對信號幅度檢測和調整，可以防止信號過載從而保護ADC。

　　1.3 矢量調制誤差的精密修正技術

　　矢量調制誤差的精密補償修正技術要解決兩方面的問題：一是要減小I/Q驅動電路本身的頻率響應、直流偏移等問題，盡量降低I/Q驅動電路對調制信號的影響;二是對驅動信號進行必要的修正，進一步提高調制信號的質量。

　　圖4給出了鏡像抑制比與相位平衡、幅度平衡之間的關系圖。要達到我們設計要求，鏡像抑制比要求在40dB以上。

　　首先，為了補償基帶通路中的損耗，改善調制頻響，我們設計了折線補償方案改善通道的頻率響應。

　　其次，任何元器件都不可能是理想的，I和Q兩路基帶信號的增益難免會有微小的差別，矢量調制器也有功分兩路功率不平衡、混頻器變頻損耗不一樣等問題，最終體現為矢量調制信號的I/Q幅度不平衡，降低矢量調制信號的質量。

　　從圖4可以看出，幅度平衡要求低于0.05dB，相位誤差要求小于0.5度。顯然，要達到如此高的要求，不經過精密的補償修正是不可能的。

　　1.4 中頻模塊硬件設計

　　基帶信號處理單元主要完成對信號進行實時信號分析與實時信號發生等功能。圖5為160MHz中頻數字化處理分析模塊的硬件結構示意圖。主要設計思想如下：采樣頻率為320MHz的ADC及時鐘等外圍電路構成了信號采集和調理電路。FPGA主要負責與主機接口連接，控制數據采集，抽取濾波，實時FFT以及觸發控制等處理，然后將時域數據通過串行RapidIO實時傳輸給DSP。DSP完成相應的時頻域分析處理，再把數據存入DDR2存儲器中。DSP同時在主機控制下將頻譜數據通過雙口RAM回傳給主機，同時也通過串行RapidIO將頻率模板數據傳輸給FPGA，進行實時觸發。

　　1.5 RapidIO設計

　　為了實現FPGA與DSP大數據量的交互，采用串行RapidIO設計。串行RapidIO是物理層采用串行差分模擬信號傳輸的RapidIO標準。SRIO 1.x 標準支持的信號速率為1.25GHz、2.5GHz、3.125GHz; RapidIO 2.0標準將支持5GHz和6.25GHz^[15]。如圖6所示，SRIO網絡圍繞兩個基本模塊構建而成：端點和交換機。端點對包進行源端(source)和宿端(sink)處理，而交換機在端口間傳送包，對其不加解析。以3.125Gbps運行的4通道SRIO鏈路可以提供10Gbps的流量，且保證數據完整性。由于SRIO類似于微處理器總線，因此包處理是通過硬件實現的，這意味著可大幅度消減I/O處理方面的額外開銷，降低延遲并增加系統帶寬，但與多數總線不同，SRIO接口的引腳較少，帶寬在鏈路為3.125Gbps的基礎上可繼續擴展。

2 相關實驗結果

　　為了滿足大帶寬矢量信號分析儀的要求，數據傳輸測試模塊基帶使用1x協議模式與4x協議模式，其接口時序圖如圖7、圖8所示。

　　分別用兩載波帶寬為40MHz和三載波帶寬為60MHz進行測試，其測試結果為圖9和圖10所示。

3 結論

　　經過相關測試，完成了大帶寬矢量信號分析儀的中頻處理，得到了實際應用.采用該方案，信號分析帶寬可到100M，目前5G已經進入到我們的生活，后續支持5G的信號分析是個難點，同時對中頻提出了挑戰。

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　　本文來源于《電子產品世界》2018年第10期第32頁，歡迎您寫論文時引用，并注明出處。