寬帶數字接收機的研究及實現

1 引言
軟件無線電是一種基于高速、高精度A／D轉換器與高速FPGA／DSP器件，并以軟件為核心的嶄新體系結構。受A/D轉換器制約，直接采樣處理射頻信號有一定難度，因此目前普遍采用中頻數字化方案：射頻信號首先進入接收天線，然后送入射頻前端處理。這種結構與常規的超外差電臺的接收機類似．射頻前端的主要功能是將射頻信號下變頻為適合A／D轉換器采樣的帶寬及中心頻率適中的中頻信號，這樣大大減輕后續的 A／D轉換器采樣以及信號處理負擔。中頻信號經帶通采樣后，再通過FPGA中的DDC以及數字信道化，進一步降低信號處理速率。使得后續數字信號處理更容易。

2 系統實現
2．1 前端高速采樣模塊
ADC08D1000是雙通道低功耗8 bit A/D轉換器，單通道最高采樣頻率達1．3 GHz，全功率帶寬1．7 GHz，1．9 V電源供電．每個通道差分輸入。其模擬輸入包括采樣時鐘以及2路采樣信號，由于均為差分輸入，所以要通過變壓器對單端輸入的信號進行轉換。由于該A/D轉換器的輸入阻抗為100 Ω，所以差分輸出端接100 Ω電阻，將輸出阻抗轉為50 Ω差分阻抗。A/D轉換器模擬輸入電路如圖1所示。由于A/D轉換器為差分輸出，其100 Ω匹配電阻應盡量靠近FPGA引腳放置。

2．2 FPGA的信號處理單元
FPGA選擇Altera公司的StratixII系列器件，該系列FPGA特點：采用“自適應邏輯模塊”(ALM)構架優化FPGA的性能及資源利用率；高速DSP模塊(最高達370 MHz)，實現專門的乘法、乘加運算及有限脈沖響應(FIR)濾波器；最多有16個全局時鐘，支持動態時鐘管理以降低用戶模式時的功耗；最多有12個鎖相環(PLL)。根據該設計的數據處理要求，以及估算處理所需的資源，選用EP2S90F1020C3型FPGA。
2．3 系統原理框圖
A／D轉換器的采樣速度為600 MHz，A/D轉換器內部通過DMUX輸出300 MHz奇偶兩路送至FPGA，FPGA內部通過LVDS模塊轉換為單端信號，然后進行數字下變頻(DDC)處理。需注意，A／D采樣得到的數字信號為偏移二進制類型，需轉換為補碼形式，以便后續處理。