VHDL:中文版Verilog HDL簡明教程：第3章 Verilog語言要素(續)
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3.7 數據類型
Verilog HDL 有兩大類數據類型。
1) 線網類型。net type 表示Verilog結構化元件間的物理連線。它的值由驅動元件的值決定，例如連續賦值或門的輸出。如果沒有驅動元件連接到線網，線網的缺省值為z。
2) 寄存器類型。register type表示一個抽象的數據存儲單元，它只能在always語句和initial語句中被賦值，并且它的值從一個賦值到另一個賦值被保存下來。寄存器類型的變量具有x 的缺省值。
3.7.1 線網類型
線網數據類型包含下述不同種類的線網子類型。
* wire
* tri
* wor
* trior
* wand
* triand
* trireg
* tri1
* tri0
* supply0
* supply1
簡單的線網類型說明語法為：
net_kind [msb:lsb] net1, net2, . . . , netN;
net_kind 是上述線網類型的一種。msb和lsb 是用于定義線網范圍的常量表達式；范圍定義是可選的；如果沒有定義范圍，缺省的線網類型為1位。下面是線網類型說明實例。
wire Rdy, Start; //2個1位的連線。
wand [2:0] Addr; //Addr是3位線與。
當一個線網有多個驅動器時，即對一個線網有多個賦值時，不同的線網產生不同的行為。例如，
wor Rde;
. . .
assign Rde = Blt Wyl;
. . .
assign Rde = Kbl | Kip;
本例中，Rde有兩個驅動源，分別來自于兩個連續賦值語句。由于它是線或線網，Rde的有效值由使用驅動源的值（右邊表達式的值）的線或(wor)表（參見后面線或網的有關章節）決定。
1. wire和tri線網
用于連接單元的連線是最常見的線網類型。連線與三態線(tri)網語法和語義一致；三態線可以用于描述多個驅動源驅動同一根線的線網類型；并且沒有其他特殊的意義。
wire Reset;
wire [3:2] Cla, Pla, Sla;
tri [ MSB－1 : LSB +1] Art;
如果多個驅動源驅動一個連線（或三態線網），線網的有效值由下表決定。
wire (或 tri) 0 1 x z
0 0 x x 0
1 x 1 x 1
x x x x x
z 0 1 x z
下面是一個具體實例：
assign Cla = Pla Sla;
. . .
assign Cla = Pla ^ Sla;
在這個實例中，Cla有兩個驅動源。兩個驅動源的值（右側表達式的值）用于在上表中索引，以便決定Cla的有效值。由于Cla是一個向量，每位的計算是相關的。例如，如果第一個右側表達式的值為01x, 并且第二個右測表達式的值為11z，那么Cla 的有效值是x1x (第一位0和1在表中索引到x, 第二位1和1在表中索引到1，第三位x 和z在表中索引到x)。
2. wor和trior線網
線或指如果某個驅動源為1，那么線網的值也為1。線或和三態線或(trior)在語法和功能上是一致的。
wor [MSB:LSB] Art;
trior [MAX－1: MIN－1] Rdx, Sdx, Bdx;
如果多個驅動源驅動這類網，網的有效值由下表決定。
wor (或 trior) 0 1 x z
0 0 1 x 0
1 1 1 1 1
x x 1 x x
z 0 1 x z
3. wand和triand線網
線與(wand)網指如果某個驅動源為0，那么線網的值為0。線與和三態線與(triand)網在語法和功能上是一致的。
wand [-7 : 0] Dbus;
triand Reset, Clk;
如果這類線網存在多個驅動源，線網的有效值由下表決定。
wand (或 triand) 0 1 x z
0 0 0 0 0
1 0 1 x 1
x 0 x x x
z 0 1 x z
4. trireg線網
此線網存儲數值（類似于寄存器），并且用于電容節點的建模。當三態寄存器(trireg)的所有驅動源都處于高阻態，也就是說，值為z時，三態寄存器線網保存作用在線網上的最后一個值。此外，三態寄存器線網的缺省初始值為x。
trireg [1:8] Dbus, Abus;
5. tri0和tri1線網
這類線網可用于線邏輯的建模，即線網有多于一個驅動源。tri0（tri1）線網的特征是，若無驅動源驅動，它的值為0（tri1的值為1）。
tri0 [－3:3] GndBus;
tri1 [0:－5] OtBus, ItBus;
下表顯示在多個驅動源情況下tri0或tri1網的有效值。
tri0 (tri1) 0 1 x z
0 0 x x 0
1 x 1 x 1
x x x x x
z 0 1 x 0(1)
6. supply0和supply1線網
supply0用于對“地”建模，即低電平0；supply1網用于對電源建模，即高電平1；例如:
supply0 Gnd, ClkGnd;
supply1 [2:0] Vcc;
3.7.2 未說明的線網
在Verilog HDL中，有可能不必聲明某種線網類型。在這樣的情況下，缺省線網類型為1位線網。
可以使用`default_nettype編譯器指令改變這一隱式線網說明方式。使用方法如下：
`default_nettype net_kind
例如，帶有下列編譯器指令：
`default_nettype wand
任何未被說明的網缺省為1位線與網。
3.7.3 向量和標量線網
在定義向量線網時可選用關鍵詞scalared 或vectored。如果一個線網定義時使用了關鍵詞vectored, 那么就不允許位選擇和部分選擇該線網。換句話說，必須對線網整體賦值（位選擇和部分選擇在下一章中講解）。例如:
wire vectored [3:1] Grb;
//不允許位選擇Grb[2]和部分選擇Grb [3:2]
wor scalared [4:0] Best;
//與wor [4:0] Best相同，允許位選擇Best [2]和部分選擇Best [3:1]。
如果沒有定義關鍵詞，缺省值為標量。
3.7.4 寄存器類型
有5種不同的寄存器類型。
* reg
* integer
* time
* real
* realtime
1. reg寄存器類型
寄存器數據類型reg是最常見的數據類型。reg類型使用保留字reg加以說明，形式如下：
reg [ msb: lsb] reg1, reg2, . . . regN;
msb和lsb 定義了范圍，并且均為常數值表達式。范圍定義是可選的；如果沒有定義范圍，缺省值為1位寄存器。例如：
reg [3:0] Sat; //Sat為4 位寄存器。
reg Cnt; //1位寄存器。
reg [1:32] Kisp, Pisp, Lisp;
寄存器可以取任意長度。寄存器中的值通常被解釋為無符號數, 例如：
reg [1:4] Comb;
. . .
Comb = －2; //Comb 的值為14（1110），1110是2的補碼。
Comb = 5; //Comb的值為15（0101）。
2. 存儲器
存儲器是一個寄存器數組。存儲器使用如下方式說明：
reg [ msb: 1sb] memory1 [ upper1: lower1],
memory2 [upper2: lower2],. . . ；
例如：
reg [0:3 ] MyMem [0:63]
//MyMem為64個4位寄存器的數組。
reg Bog [1:5]
//Bog為5個1位寄存器的數組。
MyMem和Bog都是存儲器。數組的維數不能大于2。注意存儲器屬于寄存器數組類型。線網數據類型沒有相應的存儲器類型。
單個寄存器說明既能夠用于說明寄存器類型，也可以用于說明存儲器類型。
parameter ADDR_SIZE = 16 , WORD_SIZE = 8;
reg [1: WORD_SIZE] RamPar [ ADDR_SIZE－1 : 0], DataReg;
RamPar是存儲器，是16個8位寄存器數組，而DataReg是8位寄存器。
在賦值語句中需要注意如下區別：存儲器賦值不能在一條賦值語句中完成，但是寄存器可以。因此在存儲器被賦值時，需要定義一個索引。下例說明它們之間的不同。
reg [1:5] Dig; //Dig為5位寄存器。
. . .
Dig = 5'b11011;
上述賦值都是正確的, 但下述賦值不正確：
reg BOg[1:5]; //Bog為5個1位寄存器的存儲器。
. . .
Bog = 5'b11011;
有一種存儲器賦值的方法是分別對存儲器中的每個字賦值。例如：
reg [0:3] Xrom [1:4]
. . .
Xrom[1] = 4'hA;
Xrom[2] = 4'h8;
Xrom[3] = 4'hF;
Xrom[4] = 4'h2;
為存儲器賦值的另一種方法是使用系統任務：
1) $readmemb （加載二進制值）
2) $readmemb （加載十六進制值）
這些系統任務從指定的文本文件中讀取數據并加載到存儲器。文本文件必須包含相應的二進制或者十六進制數。例如：
reg [1:4] RomB [7:1] ;
$ readmemb (ram.patt, RomB);
Romb是存儲器。文件“ram.patt”必須包含二進制值。文件也可以包含空白空間和注釋。下面是文件中可能內容的實例。
1101
1110
1000
0111
0000
1001
0011
系統任務$readmemb促使從索引7即Romb最左邊的字索引，開始讀取值。如果只加載存儲器的一部分，值域可以在$readmemb方法中顯式定義。例如：
$readmemb (ram.patt, RomB, 5, 3);
在這種情況下只有Romb[5],Romb[4]和Romb[3]這些字從文件頭開始被讀取。被讀取的值為1101、1100和1000。
文件可以包含顯式的地址形式。
@hex_address value
如下實例：
@5 11001
@2 11010
在這種情況下，值被讀入存儲器指定的地址。
當只定義開始值時，連續讀取直至到達存儲器右端索引邊界。例如：
$readmemb (rom.patt, RomB, 6);
//從地址6開始，并且持續到1。
$readmemb ( rom.patt, RomB, 6, 4);
//從地址6讀到地址4。
3. Integer寄存器類型
整數寄存器包含整數值。整數寄存器可以作為普通寄存器使用，典型應用為高層次行為建模。使用整數型說明形式如下：
integer integer1, integer2,. . . intergerN [msb:1sb] ;
msb和lsb是定義整數數組界限的常量表達式，數組界限的定義是可選的。注意容許無位界限的情況。一個整數最少容納32位。但是具體實現可提供更多的位。下面是整數說明的實例。
integer A, B, C; //三個整數型寄存器。
integer Hist [3:6]; //一組四個寄存器。
一個整數型寄存器可存儲有符號數，并且算術操作符提供2的補碼運算結果。
整數不能作為位向量訪問。例如，對于上面的整數B的說明，B[6]和B[20:10]是非法的。一種截取位值的方法是將整數賦值給一般的reg類型變量，然后從中選取相應的位，如下所示：
reg [31:0] Breg;
integer Bint;
. . .
//Bint[6]和Bint[20:10]是不允許的。
. . .
Breg = Bint;
/*現在，Breg[6]和Breg[20:10]是允許的，并且從整數Bint獲取相應的位值。*/
上例說明了如何通過簡單的賦值將整數轉換為位向量。類型轉換自動完成，不必使用特定的函數。從位向量到整數的轉換也可以通過賦值完成。例如:
integer J;
reg [3:0] Bcq;
J = 6; //J的值為32'b0000...00110。
Bcq = J; // Bcq的值為4'b0110。
Bcq = 4'b0101.
J = Bcq; //J的值為32'b0000...00101。
J = －6; //J 的值為 32'b1111...11010。
Bcq = J; //Bcq的值為4'b1010。
注意賦值總是從最右端的位向最左邊的位進行；任何多余的位被截斷。如果你能夠回憶起整數是作為2的補碼位向量表示的，就很容易理解類型轉換。
4. time類型
time類型的寄存器用于存儲和處理時間。time類型的寄存器使用下述方式加以說明。
time time_id1, time_id2, . . . ,time_idN [ msb:1sb];
msb和lsb是表明范圍界限的常量表達式。如果未定義界限，每個標識符存儲一個至少64位的時間值。時間類型的寄存器只存儲無符號數。例如:
time Events [0:31]; //時間值數組。
time CurrTime; //CurrTime 存儲一個時間值。
5. real和realtime類型
實數寄存器（或實數時間寄存器）使用如下方式說明：
//實數說明：
real real_reg1, real_reg2, . . ., real_regN;
//實數時間說明：
realtime realtime_reg1, realtime_reg2, . . . ,realtime_regN;
realtime與real類型完全相同。例如:
real Swing, Top;
realtime CurrTime;
real說明的變量的缺省值為0。不允許對real聲明值域、位界限或字節界限。
當將值x和z賦予real類型寄存器時，這些值作0處理。
real RamCnt;
. . .
RamCnt = 'b01x1Z;
RamCnt在賦值后的值為'b01010。
3.8 參數
參數是一個常量。參數經常用于定義時延和變量的寬度。使用參數說明的參數只被賦值一次。參數說明形式如下：
parameter param1 = const_expr1, param2 = const_expr2, . . . ,
paramN = const_exprN;
下面為具體實例：
parameter LINELENGTH = 132, ALL_X_S = 16'bx;
parameter BIT = 1, BYTE = 8, PI = 3.14;
parameter STROBE_DELAY = ( BYTE + BIT) / 2;
parameter TQ_FILE = /home/bhasker/TEST/add.tq;
參數值也可以在編譯時被改變。改變參數值可以使用參數定義語句或通過在模塊初始化語句中定義參數值（這兩種機制將在第9章中詳細講解）。
習題
1. 下列標識符哪些合法，哪些非法？
COunT, 1_2 Many, **1, Real?, wait, Initial
2. 系統任務和系統函數的第一個字符標識符是什么？
3. 舉例說明文本替換編譯指令？
4. 在Verilog HDL中是否有布爾類型？
5. 下列表達式的位模式是什么？
7'o44, 'Bx0, 5'bx110, 'hA0, 10'd2, 'hzF
6. 賦值后存儲在Qpr中的位模式是什么？
reg [1:8*2] Qpr;
. . .
Qpr = ME ;
7. 如果線網類型變量說明后未賦值，其缺省值為多少？
8. Verilog HDL 允許沒有顯式說明的線網類型。如果是這樣，怎樣決定線網類型？
9. 下面的說明錯在哪里？
integer [0:3] Ripple;
10. 編寫一個系統任務從數據文件“memA.data”中加載32×64字存儲器。
11. 寫出在編譯時覆蓋參數值的兩種方法。
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