胡為東系列文章之三--高速串行信號的接收端測試
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1、最簡單的接收端結(jié)構(gòu)
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圖1基本D觸發(fā)器的鎖存數(shù)據(jù)示意圖
最簡單的接收端可以看著一個(gè)D觸發(fā)器，有一個(gè)時(shí)鐘輸入接口和一個(gè)信號輸入接口及一個(gè)信號輸出接口。輸入時(shí)鐘對D觸發(fā)器和輸入數(shù)據(jù)進(jìn)行觸發(fā)和采樣后輸出數(shù)據(jù)。如上圖1所示為一個(gè)基本的D觸發(fā)器鎖存串行數(shù)據(jù)基本示意圖。
一般低速信號接收端的結(jié)構(gòu)和工作原理相對來說比較簡單。且傳輸?shù)男盘査俾室餐艿停盘柤词菇?jīng)過較長的通道傳輸后也不會(huì)有太大的衰減，因此接收端出現(xiàn)問題的概率會(huì)小很多，所以一般5Gbps速率以下的信號的規(guī)范通常不會(huì)將接收端測試作為必選的測試項(xiàng)目。
2、典型高速串行數(shù)據(jù)的基本結(jié)構(gòu)
圖2典型的并行/串行數(shù)據(jù)的基本傳輸結(jié)構(gòu)
并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)并輔以相應(yīng)的編碼，可以以LVDS或者CML等差分電平的方式實(shí)現(xiàn)高速、高可靠的傳輸，傳輸通道結(jié)構(gòu)也可實(shí)現(xiàn)極大的簡化。從上述結(jié)構(gòu)圖中我們可以看出，串行數(shù)據(jù)傳輸鏈路中是沒有專門的時(shí)鐘信號傳輸?shù)模敲唇邮斩巳绾螌?shí)現(xiàn)對串行數(shù)據(jù)的解串、解碼呢？事實(shí)上接收端會(huì)有專門的CDR（Clock Data Recovery）電路用以從串行數(shù)據(jù)中恢復(fù)出時(shí)鐘。因此，一個(gè)最典型的串行數(shù)據(jù)鏈路的發(fā)送端的內(nèi)部結(jié)構(gòu)至少應(yīng)包括：串行化（Serializer）電路、8B/10B編碼電路（通常在8B/10B編碼電路之前還有一級Scramble編碼電路以減小信號的高頻諧波分量及信號失真）；接收端應(yīng)至少包括解串電路（Deserializer）、8B/10B解碼電路、CDR時(shí)鐘數(shù)據(jù)恢復(fù)電路等。
當(dāng)串行數(shù)據(jù)的速率進(jìn)一步提高，比如說數(shù)據(jù)速率達(dá)到5Gbps以上，如USB3.0，PCIE GEN3等，串行數(shù)據(jù)鏈路中各個(gè)組成成分都會(huì)影響到信號的質(zhì)量。如傳輸線、接插件、阻抗不連續(xù)、芯片封裝等，在實(shí)際應(yīng)用中我們常會(huì)發(fā)現(xiàn)在接收端芯片管腳處測試得到的信號眼圖已經(jīng)接近閉合，眼圖閉合的主要原因來自于高速信號傳輸過程中受到傳輸鏈路各組成成分的影響而導(dǎo)致的。為了改善信號眼圖的質(zhì)量，芯片端會(huì)采用一些補(bǔ)償?shù)拇胧缭诎l(fā)送端采取預(yù)加重的方法對信號的幅度和邊沿提前進(jìn)行優(yōu)化，來補(bǔ)償高速信號通過傳輸鏈路后可能帶來的損耗；而在接收端芯片中還可以使用均衡的方法來實(shí)現(xiàn)對信號的補(bǔ)償。這樣接收端和發(fā)送端的結(jié)構(gòu)會(huì)變得更為復(fù)雜。如下圖3所示，接收端有均衡器、時(shí)鐘數(shù)據(jù)恢復(fù)電路、解串電路、8B/10B解碼、Scramble解碼、彈性緩沖器（Elastic Buffer，通過插入或者丟掉時(shí)鐘對齊符號碼來實(shí)現(xiàn)發(fā)送端和接收端的時(shí)鐘速率的一致）等。
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