基于FPGA的雙路低頻信號發(fā)生及分析儀

　　4.2信號產生模塊設計

　　先通過DDS技術建立正弦波、三角波、鋸齒波的IP核和包含占空比控制字的方波IP核。系統(tǒng)啟動后，由通道掃描按鍵輸出數值并送給數碼管顯示，按下確定鍵后賦給頻率、幅度、占空比或相位差等參數控制字，并調用IP核產生各種波形，再通過撥碼開關選擇輸出的波形。參數的步進由按鍵控制。該模塊的詳細軟件設計流程，如圖7所示。

　　4.3頻譜分析模塊設計

　　4.3.1 FFT模塊設計

　　FFT算法的主要核心思想就是將N點的序列分解為（N一1）/2,直到2點的DFT.目前的算法可以從時域和頻域分別將分解成不同的子序列，前者稱為時間抽選法，后者稱為頻率抽選法∞3.所謂時間抽選法，就是直接將z（挖）逐次分解成奇數子序列和偶數子序列，通過球子序列的DFT而實現(xiàn)整個序列的DFT.頻率抽選法是在頻域內將x（愚）逐次分解為偶數點子序列和奇數點子序列。然后對分得越來越短的子序列進行DFT運算，就可以得到整個頻域內序列的FFT流圖。FFT模塊軟件流程圖如圖8所示。

　　4.3.2頻率幅度提取模塊設計

　　頻譜分析時將參數提取過程分成頻率提取和幅度提取2個階段。原信號經過A/D采樣后進入頻譜分析系統(tǒng)，輸出頻域信號。其中頻率提取采用過門限法，首先設定頻率提取的門限值，當頻點的幅值超過設定門限時，頻率即被系統(tǒng)提取出來，同時進入幅度提取過程。在幅度提取階段，通過算法找出幅值大小，該值即為原信號的幅度。具體實現(xiàn)流程如圖9所示。

　　5系統(tǒng)調試和測試

　　在系統(tǒng)硬件焊接完成及軟件功能仿真、下載成功之后。接下來對整個系統(tǒng)進行調試，其過程如下：將信號產生部分的2個輸出信號接入求和電路的輸入端，再將求和后的信號輸入頻譜分析儀，最后將頻譜信號送入示波器顯示。觀察示波器顯示譜線與設置是否相符，并不斷修正元器件參數和軟件的的算法，以提高該系統(tǒng)的精度，避免理論與實際產生的偏差。

　　目前，本系統(tǒng)信號產生部分可以實現(xiàn)雙路信號均可在正弦波、三角波、鋸齒波、矩形波之間任意選擇，頻率可單獨預制，范圍為1~9 999 Hz,步進值10 Hz.幅度可單獨預置，范圍為0.1~7.5 V,步進值100 mV.可產生兩路頻率相同，相位差可調的正弦波信號，相位差預制范圍為o~360.,步進值10產生的矩形波的占空比能在1%~99%預制，步進值1%.圖10為本系統(tǒng)產生的低頻信號，通道1是產生的三角波信號，通道2是產生的正弦波信號。

　　信號疊加電路能對信號發(fā)生器輸出的兩路頻率和相位不同的信號進行合成。分析儀部分能對疊加之后的信號進行頻域分析，并在顯示器上顯示疊加信號頻譜圖。分析儀能分別顯示兩路原正弦信號的幅度與頻率。圖11是經過FFT處理過的頻譜圖。

　　經過測試，該系統(tǒng)穩(wěn)定可靠，達到了設計要求。其中低頻信號產生部分測試結果如表1所示，頻譜分析部分測試結果如表2所示。

　　6 結論

　　該雙路低頻信號發(fā)生及分析儀由信號產生模塊、信號疊加模塊和信號分析模塊組成。運用硬件描述語言對FPGA進行設計，在完成了能產生可調幅度頻率等參數的雙路低頻信號頻率精度和幅度精度高于一般的DDS集成電路，并有調整矩形波占空比和正弦波相位差的功能。同時實現(xiàn)了對疊加后信號的頻譜分析和頻率幅度提取，可以直觀地觀察產生的雙路信號疊加后的頻譜，并得到相應參數，操作簡單，易于實現(xiàn)。可以用作簡單的信號產生器，信號疊加器和頻譜分析儀。