關于高速多通道虛擬邏輯分析儀

　　3.2　觸發控制實現原理

　　由數據存儲原理知，邏輯分析儀FIFO數據正確存儲的關鍵之一是對trw的控制，即通過觸發識別實現起始、終止、延遲(時鐘、事件)、隨機、序列、組合和限定等觸發控制。利用位存儲映射方法，采用高速EPLD[3]與觸發存儲器結合，設計的實現觸發控制的原理框圖如圖2所示。

　　圖2中，D0~Dmk-1為被測數據。觸發RAM數據位寬為n，地址寬度為k，個數為m，故可觀測的數據流的寬度為m·k。當k≥n時，最大序列觸發或組合觸發識別級數L為：
L≦2n-1　　　　　　　　　　　　(7)

　　圖2 觸發控制實現原理框圖

　　4　系統軟件設計

　　利用圖像界面操作系統Windows和以Windows為基礎的可視化程序設計平臺C++Builder，軟件由15個窗體加5個單元文件組成，各主要窗體之間的關系如圖3所示。

　　圖3 系統軟件各窗體及相互關系

　　5　結束語

　　邏輯分析儀結構復雜，技術要求高。本文所述的基于虛擬儀器概念的設計思想和方法，因部分硬件功能軟化而使硬件電路大為簡化，同時采用了EPLD器件，從而降低了儀器成本，提高了儀器的可靠性和性能，且功能易于擴展。400MHz/102通道邏輯分析儀已于2000年12月28日通過了信息產業部軍工預研局主持的技術鑒定。