內建式抖動測量技術（上）
加入技術交流群
優點：
●采用觸發振蕩的方式，訊號不會因為經過delay chain后duty cycle而受到影響，相較于前面的作法具有較廣的量測范圍。
缺點：
●抖動量是經多個周期比較后所得，因此測試時間將是最大的考量。
●使用兩組振蕩器之相位比較來得到抖動量，若振蕩頻率漂移將造成測試誤差。
●需額外的統計電路輔助，成本較高。
Vernier Delay Line [3]
《圖三 使用vernier delay line之抖動量測法》
游標延遲線（Vernier Delay Line；VDL）為目前最常被采用的抖動測試技術，由Piotr Dudek于2000 JSSC所發表。操作原理是將參考與待測時脈分別送入兩個不同延遲量（τup與τdn）的delay chain中，若兩者間有抖動量存在，經延遲單元后其會相互逼近。當在n個周期后兩訊號同相位或是相位領前、落后的狀態改變，即可算出抖動量為nx△τ，當中△τ=τup-τdn。所以藉由此測試技術將可測試低于次邏輯閘（sub-gate）的抖動量。
優點：
●使用延遲時間差的觀念來實現，可具有較佳的測試解析度（=△τ）。
缺點：
●制程變異下無法確保每個延遲單元之延遲時間量相等，此將影響測試準確度。
ADC Sampling [4]
《圖四 使用ADC sampling之抖動量測法》
因抖動為時間的變化，所以一般測試架構都是從時間觀念來得知。但Henery C. Lin于2003 ITC中，利用時間轉電壓的方式來實現抖動量測試。簡單來看這就是一組電荷幫浦，當待測訊號為高電位時電流會對負載充電；而在低電位時就將電壓位準重置歸零。所以待測訊號脈波寬度越大，所得的電壓值也就越高；反之脈波寬度較小電壓也就隨之降低。接著再利用ADC將電壓位準轉換成數位碼以求得抖動量。
優點：
●于低速時脈測試中具有較高之解析度。
●采用real time的輸出，測試時間將可縮短。
缺點：
●測試解析度與測試速度皆取決于ADC之設計。
●于低壓操作時易受垂直抖動影響進而導致解析度大幅下降。
Component-Invariant VDL [5]
《圖五 使用component-invariant VDL之抖動量測法》
最后一種測試架構為G. W. Roberts于2001 ITC所提出。此種采用非變異量元件之游標延遲線和[03]的做法其實非常相似。其是利用一級的延遲單元然后讓訊號回授振蕩，如此一來將可確保量測解析度皆為△t。若于n個振蕩周期后兩個延遲量相位改變或是相同時，則可依[03]的作法計算出抖動量。
優點：
●每級延遲皆為△t，提升量測準確度。
●使用兩個延遲量之差來量測抖動量，因此可具有較高解析度。
缺點：
●和[02]架構一樣需較長的測試時間。
由以上所提出的五種測試法可看出，以目前的測試技術而言，不外乎是利用signal amplitude sampling以及time domain analysis兩種方法來實現。但以前者來說，隨著制程進步操作電壓降低，此作法將面臨ADC設計的瓶頸，所以近年來已較少人采用此作法來實現抖動量測試。后者雖各架構實踐方式有所不同，多數是利用時間數位轉換（Time-to-Digital Converted）的觀念來實現。然而這些架構都有共通的問題，就是操作速率不快以及解析度不高。以目前市面上PC周邊產品來說，普遍速度皆屬于幾百MHz等級，而CPU或是傳輸介面則會上看至GHz等級。另外抖動量在高速系統中最大值約定義在數十ps，所以若測試系統沒有好的解析度和寬范圍測試之能力，將無法判別待測訊號之好壞。因此本文將提出一個新的抖動測試想法與架構，針對高速與低抖動時脈作更精確（precision）與更準確（accuracy）之抖動測試。
評論