實時頻譜分析儀基礎

鑒于鑒定當前射頻微波器件和系統行為特點的挑戰，必需了解頻率、幅度和調制參數在短期和長期內的行為方式。在這些情況下，使用傳統工具如掃頻分析儀(SA)和矢量信號分析儀(VSA)可能會在頻域和調制域內提供信號概況，但其通常不能提供足夠的信息，讓工程師滿懷信心地描述器件或系統生成的動態射頻微波信號。
考慮一下下面挑戰性的測量任務：

• 發現罕見的短時間周期事件
• 查看較強的信號掩蓋的較弱信號
• 觀察噪聲掩蓋的信號
• 查找和分析瞬態信號和動態信號
• 捕獲突發傳輸、毛刺、開關瞬態事件
• 檢定PLL 穩定時間、頻率漂移、微音擴大
• 捕獲擴頻信號和跳頻信號
• 監測頻譜使用情況，檢測游蕩傳輸
• 測試和診斷瞬態EMI 效應
• 檢定隨時間變化的調制方案
• 隔離軟件和硬件交互

每種測量都涉及隨時間變化的射頻微波信號，這些信號通常是不可預測的。為有效檢定這些信號的特點，工程師需要一種工具，這種工具要能夠發現難檢事件，有效觸發這些事件，把事件隔離到存儲器中，以便能夠在頻域、時域、調制域、統計域和碼域中分析信號行為。

實時頻譜分析儀硬件架構

安捷倫實時頻譜分析儀是在PXA的B1X選件基礎上，用Xilinx的FPGA做實時信號處理所產生的新產品。如圖1所示，圖中是一個26.5GHz的PXA頻譜分析儀，模擬變頻部分與傳統頻譜分析儀一致，只是在B1X選件即160MHz分析帶寬選件里，用一塊包括實時處理引擎的FPGA做實時信號處理，形成實時頻譜分析儀。這個FPGA所做的事情，其結構框圖如圖2所示。

圖1PXA頻譜分析儀結構框圖

圖2FPGA實時處理引擎結構框圖

FPGA內的實時處理引擎功能框圖如圖2所示。14位、400MHz的ADC采集的中頻數據輸入到FPGA,FPGA各種內核關鍵處理的內容如下：

1.幅度和相位校正，下變頻和壓縮處理

幅度和相位校正用于校正信號路徑的幅度平坦度和相位線性度及其它不理想內容。

下變頻是把采集的中頻信號用數字信號處理DSP下變頻的方式轉化為I和Q基帶成分。ADC在高中頻IF上進行模擬到數字轉換而不是在DC或基帶上進行模擬到數字轉換，具有信號處理的優勢，如提升雜散性能、DC抑制、動態范圍等。下變頻是通用的DDC原理，包含一個數字振蕩器，其在關心的中心頻段上生成數字正弦和數字余弦信號。數字正弦和數字余弦信號乘以數字IF，生成I和Q基帶數字信號。DDC不僅用來把數字IF信號轉換成基帶信號，還用來進行實時頻譜分析儀中的頻率微調。

壓縮處理是通過降低采樣率，平衡頻寬、處理時間、記錄長度和存儲器使用量。奈奎斯特定理指出，對于基帶信號，只需以等于關心的最高頻率兩倍的速率采樣即可恢復信號；對于通帶信號，采樣率至少是帶寬的兩倍。400MHz的ADC數字化信號通過DDC后，對于160MHz帶寬，I和Q采樣率只要一半即200MSa/s。樣點總數未變，但得到了兩個樣點集，每個樣點集的有效采樣率是200MSa/s，而不是速率為400MSa/s的單集。對于更窄的頻寬，將進行進一步壓縮，使得對相同數量的樣點得到更長的時間記錄長度。壓縮的缺點是降低了時間分辨率，優點是在時間記錄長度一定時減少了計算工作，降低了存儲器的使用量。

在壓縮時也必須遵守奈奎斯特定理，如果數據速率下降兩倍，那么數字信號的帶寬也必須下降兩倍。在降低采樣率前，需要使用數字濾波器完成這一點，以防止出現假信號。壓縮和濾波的另一個優勢是在帶寬下降時降低噪聲。

2.實時處理和重疊存儲（Overlap Memory）

先看一下實時處理的概念，如圖3所示。T是存儲器里存儲的數據，CALC是每幀數據處理的時間。CALC時間包括FFT或功率譜，平均處理，顯示刷新時間等。如果CALC時間大于每幀的時間，則是非實時處理，傳統的頻譜分析儀即是非實時處理。CALC時間等于或小于每幀時間，則是實時處理。如果僅僅是等于每幀時間，也可能會丟掉一些數據，所以需要小于每幀的時間。

圖3實時處理的概念

因為進行FFT運算時需要加窗函數，這時如果要避免由于窗口導致的數據丟失，和要保持幅度精度，需要重疊存儲，如圖4所示。比較理想的狀況是重疊50%，這需要CALC的時間等于或小于每處理幀時間的50%。