LUCT低不確定性時鐘樹設計方法、算法和工具

前言 – LUCT是什么
第一層時鐘樹和第二層時鐘樹

時鐘樹設計及其設計方式是引起系統芯片性能差異的主要原因。

從歷史角度看，ASIC時鐘樹設計人員利用商用自動化工具設計時鐘樹，以確保執行時間等性能取得預期結果，但是，這種方法的時鐘偏差和插入延時等性能卻不盡人意，另外，高復雜性、頻率和尺寸設計使得傳統方法完全沒有可行性。

低不確定性時鐘樹[LUCT]設計及算法與在系統芯片上實現的第一層時鐘樹的物理定義有關，能夠讓設計人員克服傳統設計方法的所有低效率問題。

從頂層的根時鐘網絡（通常是PLL輸出）到中層時鐘網絡，LUCT是一個高質量的負載均衡的時鐘樹，其目標是將時鐘信號從中央鎖相環PLL送到芯片的大部分區域，詳情參見參考文獻[1]。該文獻詳細介紹了低不確定性時鐘樹[LUCT]方法和架構，概括了從規格定義到單元布局和時鐘合成的全部相關設計流程。

按照參考文獻[2]的定義，這種時鐘分配方法屬于結構化時鐘樹。文獻[2]還概括了現有的不同的時鐘設計方式。從時鐘源到寄存器，整個時鐘樹由第一層時鐘樹和第二層（或本地）時鐘樹組成。商用EDA工具需要實現本地時鐘樹。

LuctGenKit是意法半導體數字ASIC產品部的設計方法小組研發的時鐘設計工具，可完成LUCT架構的物理實現過程。

圖1：在ASIC設計中優化時鐘分配

LUCT工具主要特性
LuCT時鐘合成工具提供LuCT方法中的所有重要特性：
o均衡的時鐘樹
-長度均等和主動負載匹配
-障礙感知
-使用低電阻的高層金屬層傳輸信號
-屏蔽和寄生匹配
o增強型訂制單元庫，滿足各種信號強度需求
o支持多種制造工藝，例如，32/28bulk,28fdsoi等
o模塊布局，障礙布局與避障
o與布局布線環境完全集成

LuCT設計流程

圖2：LuCTgenKit設計流程

LuCTgenKit設計流程分為四個階段，本文下面章節將給予詳細討論。該工具可簡化復雜ASIC設計，在有多個工程師參與整個項目的物理實現的設計環境中效果特別明顯。在一個典型設計組織內，物理實現的初始階段是數據庫準備和規格定義，最后階段的工作主要是由專門的LuCT工程師來完成。一旦數據庫準備和規格定義都完成后，僅一名LuCT設計工程師在一個工作日內即可完成整個頂層時鐘樹（可能不只一個時鐘樹）的實現和定案工作。

LuCT tool
數據庫準備

數據庫準備包括必要的設計檢查、布局規劃合理性驗證、讀取電源網格形狀屬性和布局布線工具。其中，布局布線工具用于連接特殊的增強型時鐘庫，并通過LuCT創建算法確保時鐘庫布局連貫。本階段還是使結構化時鐘樹利用現有技術取得最高性能的關鍵步驟，特別是在降低電壓降和抗串擾方面。

LuCT tool
LuCT規格定義

每一個時鐘合成，都需要在該工具內輸入下面信息：
o技術節點
o主要時鐘樹起點(PLL)
-X 和Y坐標
o主要時鐘樹終點
-每個葉子上的X和Y坐標
o頻率范圍
o工藝－電壓－溫度角
o時鐘單元參數選擇
設計人員可通過圖形用戶界面輸入所需的全部數據和設計方式。

LuCT tool
執行: 創建LuCT

低不確定性時鐘樹合成自動化工具捆綁下列對象:
-設計規格
-布局規劃信息(包括布局障礙和布線障礙)
-電源網格
-設計和布局規則
-網表
-布局
-圖形用戶界面
-報告
-定案

圖3：LuCT應用軟件圖形用戶界面菜單

LuCT工具通過意法半導體獨有的算法生成時鐘樹拓撲。該算法基于均衡的路徑長度和等長同質布線。芯片布局規劃建模和初始化以及路徑計算需要Lemon C++圖形函數庫[4]。時鐘樹創建過程包含下列步驟：

o網格生成: 在從布局規劃讀取數據后，生成障礙模型和電源網格形狀模型。從這些模型開始計算一個代表LuCT算法定義的布局布線間距的點集合（網格）。
o構建二進制樹：使用意法半導體獨有算法將葉子分組，每組一對。通過計算長度均等的包含避障點的路徑和合并點（即該路徑中間的一點）的方式將每對樹葉合并。通過這種方法按照遞歸方式合并新的葉子（合并點），直到只剩下一個點（樹根）為止，詳見圖4到圖6。
o插入時鐘驅動器和布線：插入時鐘驅動器和優化布線是采用一個自下向上的方法，分別考慮障礙布局和障礙布線。

圖 4：終點集合

圖5：LuCT創建樹算法配對決策與合并

圖 6：上一級產生的合并點配對合并

圖7 ：采用LuCT工具的設計流程

一旦生成時鐘樹結構，只要在布局布線CAD工具內使用腳本程序即可實現布局。對于多個并行時鐘驅動器的高性能布線/走線、通孔布局和電源噪聲感知布局，取得布局配置需要使用自定義規則。

通過修改幾個對二進制樹架構和創建有很大影響的參數，可以優調算法。

下面是一些參數示例:
o葉子對生成：可自動或人工生成
o路徑距離計算：可以是純Manhattan方式或能夠感知障礙
o彎折最小化：為布線網絡選擇適合的吸引力
o通過在每個布線/合并階段全局重映射中心，吸引合并區向現階段的中心轉移
o時鐘樹性能指標：障礙強度、時鐘偏差/插入延時性能與障礙的均衡性、時鐘擁堵。

LuCT 工具
示例和結果
圖8所示是按照上面討論的方法使用LuCTgenKit設計 28FDSOI芯片的時鐘樹。1GHz時鐘信號從時鐘源分配到8個樹葉，避繞障礙，平衡時鐘偏差，查覺障礙。圖9所示當連接高層葉子對時如何執行等長計算。

圖 8

圖 9

這個示例的主要結論是，按照基延遲（base delay）計算，時鐘偏差是非常有限的，不過，出現大量的不常見路徑。

時鐘頻率 1GHz
終點數量8
路徑總長 22090 um
Common12360umUncommon9730um
PVTCmax Slow, 0.95V, 125c
最大延遲 597 ps
全局偏差(base delay)5 ps
最大轉換時間53 ps
創建樹運行時< 10s
CPUXeon? E5-2600 v2 2.80GHz

表1：圖8和圖9的LuCT的數據和測試結果

參考文獻
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