ARM處理器異常處理的返回地址分析
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Reset
Data Abort
FIQ
IRQ
Prefetch Abort
SWI
Undefined instruction
Data Abort
FIQ
IRQ
Prefetch Abort
SWI
Undefined instruction
當任何一個異常發生并得到響應時，ARM內核自動完成以下動作：
1、拷貝CPSR到SPSR_
2、設置適當的CPSR位：
改變處理器狀態進入ARM狀態；
改變處理器模式進入相應的異常模式；
設置中斷禁止位禁止相應中斷。
3、更新LR_
4、設置PC到相應的異常向量
2、設置適當的CPSR位：
改變處理器狀態進入ARM狀態；
改變處理器模式進入相應的異常模式；
設置中斷禁止位禁止相應中斷。
3、更新LR_
4、設置PC到相應的異常向量
當一個異常處理返回時，一共有3 件事情需要處理：通用寄存器的恢復、狀態寄存器的恢復以及PC 指針的恢復。
通用寄存器的恢復采用一般的堆棧操作指令，而PC和CPSR的恢復可以通過一條指令來實現，下面是3 個例子：
MOVS pc, lr 或 SUBS pc, lr, #4 或LDMFD sp!, {pc}^
這幾條指令都是普通的數據處理指令，特殊之處就是把PC寄存器作為了目標寄存器，并且帶了特殊的后綴“S”或“^”，在特權模式下，“S”或“^”的作用就是使指令在執行時，同時完成從 SPSR 到CPSR 的拷貝，達到恢復狀態寄存器的目的。
異常返回時另一個非常重要的問題是返回地址的確定，在前面曾提到進入異常時處理器會有一個保存LR 的動作，但是該保存值并不一定是正確的返回地址，下面以一個簡單的指令執行流水狀態圖來對此加以說明。
我們知道在ARM 架構里，PC值指向當前執行指令的地址加8處，也就是說， 當執行指令A（地址0x8000）時，PC 等于指令C 的地址（0x8008）。假如指令A 是“BL”指令，則當執行該指令時，會把PC（=0x8008）保存到LR 寄存器里面，但是接下去處理器會馬上對LR 進行一個自動的調整動作：LR=LR-0x4。這樣，最終保存在 LR 里面的是 B 指令的地址，所以當從 BL 返回時，LR 里面正好是正確的返回地址。同樣的調整機制在所有LR自動保存操作中都存在，比如進入中斷響應時，處理器所做的LR 保存中，也進行了一次自動調整，并且調整動作都是LR=LR-0x4。
下面，我們對不同類型的異常的返回地址依次進行說明：
假設在指令A 處（地址0x8000）發生了異常，進入異常響應后，LR 上經過調整保存的地址值應該是B 的地址0x8004。
1、 如果發生的是軟件中斷，即A 是“SWI”指令
異常是由指令本身引起的，從 SWI 中斷返回后下一條執行指令就是B，正好是LR 寄存器保存的地址， 所以只要直接把LR 恢復給PC。
MOVS pc, lr
2、 發生的是Undefined instruction異常
異常是由指令本身引起的，從異常返回后下一條執行指令就是B，正好是LR 寄存器保存的地址， 所以只要直接把LR 恢復給PC。
MOVS pc, lr
3、 發生的是IRQ或FIQ中斷
因為指令不可能被中斷打斷，所以A指令執行完以后才能響應中斷，此時PC已更新，指向指令D的地址（地址0x800C），LR 上經過調整保存的地址值是C 的地址0x8008。中斷返回后應該執行B指令，所以返回操作是：
SUBS pc, lr, #4
4、 發生的是Prefetch Abort異常
該異常并不是處理器試圖從一個非法地址取指令時觸發，取出的指令只是被標記為非法，按正常處理流程放在流水線上，在執行階段觸發Prefetch Abort異常，此時LR 上經過調整保存的地址值是B 的地址0x8004。異常返回應該返回到A指令，嘗試重新取指令，所以返回操作是：
SUBS pc, lr, #4
5、 發生的是“Data Abort”
CPU訪問存儲器時觸發該異常，此時PC指向指令D的地址（地址0x800C），LR 上經過調整保存的地址值是C 的地址0x8008。異常返回后，應回到指令A，嘗試重新操作存儲器，所以返回操作是：
SUBS pc, lr, #8
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