過零比較和相位比較電路原理圖

過零比較和鎖相環相位比較器電路原理圖如圖

現在常使用集成電路的鎖相環CD4046，是通用的CMOS鎖相環集成電路，其特點是電源電壓范圍寬（為3V－18V），輸入阻抗高(約100MΩ)，動態功耗小，在中心頻率f0為10kHz下功耗僅為600μW，屬微功耗器件。下圖是CD4046的引腳排列，采用 16 腳雙列直插式，各引腳功能如圖2.12所示。

1腳相位輸出端，環路入鎖時為高電平，環路失鎖時為低電平。2腳相位比較器Ⅰ的輸出端。3腳比較信號輸入端。13腳相位比較器Ⅱ的輸出端。14腳信號輸入端。對相位比較器Ⅱ而言，當14腳的輸入信號比3腳的比較信號頻率低時，輸出為邏輯“0”；反之則輸出邏輯“1”。如果兩信號的頻率相同而相位不同，當輸人信號的相位滯后于比較信號時，相位比較器Ⅱ輸出的為正脈沖，當相位超前時則輸出為負脈沖。在這兩種情況下，從1腳都有與上述正、負脈沖寬度相同的負脈沖產生。從相位比較器Ⅱ輸出的正、負脈沖的寬度均等于兩個輸入脈沖上升沿之間的相位差。而當兩個輸入脈沖的頻率和相位均相同時，相位比較器Ⅱ的輸出為高阻態，則1腳輸出高電平。上述波形如圖2.13所示。由此可見，從1腳輸出信號是負脈沖還是固定高電平就可以判斷兩個輸入信號的情況了。

圖2.13 比較器輸出波形圖