數模混合電路設計與仿真難點盤點

　　數模混合電路設計當中，干擾源、干擾對象和干擾途徑的辨別是分析數模混合設計干擾的基礎。通常的電路中，模擬信號上由于存在隨時間變化的連續變化的電壓和電流有效成分，在設計和調試過程中，需要同時控制這兩個變量，而且他們對于外部的干擾更敏感，因而通常作為被干擾對象做分析;數字信號上只有隨時間變化的門限量化后的電壓成分，相比模擬信號對干擾有較高的承受能力，但是這類信號變化快，特別是變化沿速度快，還有較高的高頻諧波成分，對外釋放能量，通常作為干擾源。

　　作為干擾源的數字電路部分多采用CMOS工藝，從而導致數字信號輸入端極高的輸入電阻，通常在幾十k歐到上兆歐姆。這樣高的內阻導致數字信號上的電流非常微弱，因而只有電壓有效信號在起作用，在數模混合干擾分析中，這類信號可以作為電壓型干擾源，如CLK信號，Reset等信號。除了快速交變的數字信號，數字信號的電源管腳上，由于引腳電感和互感引起的同步開關噪聲(SSN)，也是數模混合電路中存在的重要一類電壓型干擾源。此外，電路中還存在一些電流信號，特別是直流電源到器件負載之間的電源信號上有較大的電流，根據右手螺旋定理，電流信號周圍會感應出磁場，進而引起變化的電場，在分析時，直流電源作為電流型干擾源。

　　無論電壓型還是電流型的干擾源，在耦合到被干擾對象時，既可能通過電路傳導耦合，也可能通過空間電磁場耦合，或者二者兼有。然而一般的仿真分析工具，往往由于功能所限，只能分析其中一種。例如在傳統的SPICE電路仿真工具中，只考慮電路傳導型的干擾，并不考慮空間電磁場的耦合;而一般的PCB 信號完整性(SI)分析工具，只考察空間電磁場耦合，將所有的電源、地都看作理想DC直流，不予分析考慮。耦合路徑提取的不完整，也是困擾數模混合噪聲分析的重要原因。

　　數模混合設計中，電源和地的劃分，是業內爭論的焦點。傳統的設計中，數字模擬部分被嚴格分開;然而隨著系統越來越復雜，數模電路集成度不斷提高，分割又會造成數字信號跨分割，信號回流不完整，進而影響信號完整性，另外，電源的分割還造成電源分配系統的阻抗過高;有人提出“單點連接”：還是做分割，但是在跨分割的信號下方單點連接以避免跨分割問題;但是如果數模之間信號很多，難于分開，這種“單點連接”也存在困難，因而又有人提出不分割，只是保持數字和模擬部分不要交叉;還有一些資料介紹，在跨分割的信號旁邊包地線或者并聯電容，用來提供完整回流路徑。無論哪種方法，似乎都有一定道理，而且都有成功的先例，然而所有這些分割方案的有效性以及可能存在的問題，一直沒有檢驗的標準。

　　數模混合電路的仿真，還存在模型的問題。業界普遍接受的模擬電路仿真模型還是SPICE模型，數字電路信號完整性分析使用IBIS模型。多家EDA公司的仿真軟件已經推出支持多種模型的混合模型仿真器，然而擺在設計師案頭的主要困難是器件模型，特別是模擬器件模型很難得到。在數字設計看來，時域的瞬態分析，即某一時間點上確定的電壓值，是仿真的主要手段，就像調試中的示波器那樣直觀。沒有精確的模型，瞬態分析就無法實現。然而對模擬設計，特別是噪聲分析，激勵源在時間軸上難于描述或很難預測，只知道他的頻率帶寬范圍和大致幅度，這時候我們通常會引入頻域掃頻分析，考察掃頻信號在關注點的變化，如同頻譜分析儀的作用。或者干脆如網絡分析儀(NA)那樣考察信號或噪聲通過的通道的頻域SYZ參數，進而預測干擾發生的頻率和幅度。可見，數模混合噪聲分析，既需要支持混合模型的仿真器，也需要仿真器同時支持時域分析和頻域分析。