8 bit 800 Msps高速采樣保持電路的設計
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隨著數字技術的突飛猛進，越來越多的電路系統將A／D轉換器作為一個子模塊集成到系統內部。例如在便攜式數據傳輸、數字視頻和圖像處理等應用系統中，8~12 bit分辨率的嵌入式A／D轉換器就是這些系統中一個非常重要的組成部分，采樣保持電路(SH)是數據采集系統。而A／D轉換器是最重要的組成部分之一，其性能直接決定著整個A／D轉換器的性能。隨著無線通信的迅速發展，要求數據的傳輸越來越快，復雜度不斷提高的調制系統和電路使A／D轉換器的采樣頻率逐漸接近射頻的數量級。在這樣高速的要求下，SH的作用就顯得更加的重要，因為它可以消除A／D轉換器前端采樣級的大部分動態錯誤。
本文介紹了一種基于SiGe BiCMOS、開環全差分結構的SH。采樣速率可以達到800 Msps，采樣精度可以達到8 bit，能夠適應無線通信領域的要求。
1 電路設計
1．1 電路總體結構
SiGe BiCMOS工藝具有高速、低功耗、低成本、高集成度的優勢，能夠很好地滿足本設計對SH設計指標的要求，故設計工藝選定為SiGeBiCMOS。
采樣速率和精度要求的不同，決定了采樣電路拓撲結構。盡管閉環結構的SH可以取得很高的精度，但是這種拓撲結構的SH頻率響應較差。開環結構的SH常用在高頻，為了達到較高的采樣速率，應選擇開環結構。開環結構的SH通常由一個輸入緩沖器(IB)，一個帶有采樣電容的開關和輸出緩沖器(OB)組成。
考慮SH的采樣精度為8 bit，采樣速率為800Msps性能指標的要求，差分結構能保證很好的噪聲性能，最終選擇了如圖1所示的全差分開環結構，其中包括輸入緩沖器、采樣開關、采樣電容和輸出緩沖器。采樣開關采用開關射極跟隨器(SEF)結構，輸入緩沖器提供反向隔離減少輸入端的開關噪聲，輸出緩沖器用來驅動ADC。由于電路是全差分結構，電路完全對稱，為了更清楚地說明問題，圖2僅給出了單端電路，即整體電路的一半。將兩幅圖2對稱地接成全差分結構即是本設計的最終電路。
1．2 電路分析
1．2．1 輸入緩沖器
輸入緩沖器的主要目的是將信號源與采樣部分分離，該電路的輸入電容一般都比較大。輸入緩沖器不能引入失真，且必須有一定的速度。理想的輸入緩沖器應當具有大帶寬、低噪聲、高線性度和單位增益等特點。圖2中的Q3、Q4、Q5的結構在采樣時鐘的控制下能夠實現很好的隔離效果；Q1實現電壓提升的作用。
1．2．2 SEF采樣開關
本設計中使用的開關是開關射極跟隨器，SEF既可以在高速度下運行，又可以保持很好的線性度。
在圖2中，Q6、Q7、QS、I5是開關的主要部分。采樣模式時，S相對于H是高電位，開關導通，I5流過QS和Q7。保持模式時，H相對于S是高電位，開關關斷，I5經過Q6，此時QS的基極電位被拉得很低，所以關斷。
諧波直接關系到電路的采樣精度。整個電路是全差分結構，所以只考慮奇次諧波，其中三次諧波是最大的諧波，直接決定SFDR(無雜波動態范圍)，從而決定采樣精度，采樣精度的近似計算公式如式(1)。ENOB表示有效位
開關部分對電路的三次諧波影響最大，三次諧波的計算公式為
式中：VT是熱電壓；I5是圖2中開關的電流；A是輸入信號的幅度；ic=2πAfinC5，fin是輸入信號的頻率。
從式(2)中可以看出，要減小三次諧波就要選擇較大的I5、較小的A、fin和CS。但是選擇較大的I5會增加功耗，引入更大的噪聲；較小的A、fin會減小輸入信號的可用范圍，限制采樣頻率(特別是在每周期相干采樣2個點的最嚴酷情況下)；較小的Cs會增加噪聲(kT/C)。所以要獲得良好的電路性能就要折中考慮這些因素，同時還要考慮本文隨后介紹的其他影響。本設計中VT=26 mV，A=1 V，fin=387．5 MHz，Cs=450fF，I5=1．46 mA，得HD3≈-54．6 dB，可見理論值與一52．8 dB的實際值比較接近，電路性能可以滿足要求。
圖2中PM2、Qclp是一種電壓穩定結構，將在后面介紹。Rs是為了改善輸出電壓的振鈴減小建立時間而加入的一個小電阻。
1．2．3 輸出緩沖器
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