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        基于VHDL的99小時定時器設計及實現

        作者: 時間:2010-06-13 來源:網絡 收藏
        當START為高電平時,該將進入倒計時階段。當CLK脈沖上升沿到來時,計數以秒的速度減1,直到計時結束,使ALM位為高電平為止。CLR為復位端,可用來清零,通常采用異步復位方式。SETW用于選位,高電平有效。SET用于對選定的位進行置數,也是高電平有效。ALM輸出端將在定時結束時產生高電平。Q0~Q5為四位BCD碼輸出端口,主要用于顯示。

        3.2 顯示模塊

        通過XUAN模塊可完成BCD碼的轉化,再經DISP模塊譯碼.然后輸出給七段數碼管。

        (1)XUAN模塊

        XUAN可產生四位BCD碼輸入,并從sel端輸出。該模塊的管腳圖如圖5所示。其源程序代碼如下:



        (2)DISP模塊

        DISP模塊主要用于譯碼,可定義七段數碼管顯示的數字。其源程序如下:




        4 系統仿真及結果

        圖6所示是對AAA控制/定時模塊的仿真結果。由此結果可見,當setw置“1”時,statea位選從0到5循環,分別代表六個數碼管的位置。當start置“1”時,q5-q0進行借位減法。q5、q4表示小時,最高可到99小時;q3、q2表示分鐘,最高59分鐘;q1、q0表示秒,最高為59秒。



        5結束語

        本設計從總體要求出發,采用模塊化設計方法,實現了長達99小時的定時設計。同時采用QuartusⅡ4.0仿真環境進行了仿真。結果證明,本系統可以實現理想的定時操作而且設計體現了人性化,具有較強的實際應用價值。

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        關鍵詞: VHDL 定時器

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