WCSP 在克服各種挑戰的同時不斷發展

新一代 WCSP 將側重于封裝的掩模組減少。掩模減少，可以實現更短的產品上市時間和更低的封裝成本。但是，必須要在不犧牲電遷移和 BLR 的情況下實現這種轉變。在 WCSP 中，我們習慣上認為最必需的一層是凸塊底部金屬層，其會減緩焊料中錫和 RDL 之間的反應。進一步來說，擴散阻隔層將會與重分布層混合，從而除去 UBM 層。

圖 1 晶圓制造廠 RDL（直接位于硅鋁焊盤上的凸塊）
設計。WCSP 供應商在從焊盤到區域陣列范圍 (area array pattern) 的什么地方構建布線所需的 RDL 存在爭議。晶圓加工廠方法（請參見圖 1）中，通常將一個額外增加的鋁層用于這種連接。這種方法的缺點是凸塊支持會占用很多的頂層金屬面積。

圖 2 凸塊晶圓廠 RDL（RDL 線跡上的凸塊）

最常見是使用銅的凸塊晶圓廠RDL（請參見圖 2）方法。這種方法具有更高的電流密度和可靠性，因為可以使用更厚的電介質和金屬層。凸塊晶圓廠 RDL 還允許將出貨晶圓分成不同的封裝類型，包括傳統的引線接合封裝或者 WCSP，其為產品開發階段理想的選擇，因為可以很容易地生產電氣特性的快速批量樣片。相同器件可以使用不同方法時，客戶會根據散熱額定值、單價以及最適合其應用的尺寸來選擇某種封裝。未來，隨著晶圓廠采用一些創新型銅工藝解決方案/結構，并增加更厚的電介質容量，業界對于從單獨凸焊廠向晶圓廠轉移的這一過程可能會進行重新評估。

另一個重要的挑戰是了解 RDL 布局對 RF 性能的影響。作為協同設計努力的一個部分，IC 處于平面布局說明時就必須對 RDL 進行設計，旨在優化器件性能。另外，必須遵循一種結構化的協同設計方法，以保證電氣性能和機械可靠性，因為組件焊球的位置也在平面布局期間確定。多種封裝配置（WCSP、引線接合 BGA、倒裝片 BGA）中相同硅設計的使用，也可以在結構化協同設計嘗試期間確定。

隨著硅節點的技術進步以及裸片尺寸的縮小，我們必須注意其他一些挑戰。我們必須理解低介電常數 (low-k) 電介質的 WCSP 完整性、劃片街區 (saw streets) 寬度減少以及多個晶圓廠和組裝廠的整合，目的是確保 WCSP 封裝的完整性和可靠性得到維持。
更多挑戰

測試。典型 WCSP 工藝的一個常見問題是缺少最終封裝測試。大多數情況下，最終電氣測試都是在凸塊回流后在晶圓層進行。因此，在制造過程的這一“后端”部分，必須進行高強度的目視檢查，其包括激光標記、切割和封裝。隨著這種封裝進入汽車和醫療行業，工藝控制和質量檢查系統便成為必需。

晶圓承載。從合格制造到 SMT 組裝的整個過程期間，正確的 WCSP 器件承載都至關重要。為了確保 WCSP 生產期間較高的組裝良率，很重要的一點就是將所有過程步驟都實現自動化，從而保證操作員晶圓承載從少到無。在合格檢查期間，在應力測試和電氣測試之間承載器件時，使用試片板等臨時載板可以幫助防止對器件的損壞。WCSP組件一般在切割成形以前以晶圓形式測試，其有助于避免承載單個封裝帶來的器件損壞。

隨著 WCSP 封裝厚度不斷減小來滿足終端客戶高度要求，晶圓承載變得越來越重要，同時也越來越富有挑戰性。更薄的 WCSP 封裝意味著更薄的晶圓，其在 WCSP 制造過程期間導致晶圓彎曲變形。另外，終端客戶 SMT 工藝必須能夠在沒有組裝損壞的情況下承載薄硅片。
未來趨勢

隨著 WCSP 的發展，我們將見證 TSV 互連技術的融合，其提供有源端到裸片后端的電氣連接。這種能力允許 IC 或者其他組件（MEMS、無源組件等）堆疊，從而構建起高集成度的芯片組或者系統級封裝 (SiP) 系統。

針對 CMOS 圖像傳感器 (CIS) 和 MEMS 產品的一些 TSV 型解決方案已經投產，同時將這種技術用于那些要求高性能、低功耗、異構功能集成、小體積和低成本的產品應用很有益處。