一種高性能可編程衰減器設計

引言

可編程衰減器位于基站和終端之間，通過對射頻信號的衰減控制，實現對無線信號的模擬，從而實現對測試場景的模擬。可編程衰減器提供多個數控接口，從小到大可以構建各個層次的測試網絡。所構成的衰減矩陣通過模擬空口信道實現移動、切換、覆蓋等多種測試項。

衰減矩陣可作為無線性能中心實驗室的關鍵技術平臺的關鍵設備，是實現組網小區和大量終端用戶互聯通信過程的核心單元。

圖1 可編程衰減器的組網

圖2 可編程衰減器硬件結構

圖3 8×8個無線通道衰減

本文介紹的可編程衰減器最高可支持8×8輸入輸出的矩陣結構，提供0~120dB的通道衰減范圍，精度達到0.5dB。

可編程衰減器設計

主要功能

可編程衰減器最高可支持8×8輸入輸出的矩陣結構，可對終端與基站之間的多個信道進行實時衰落控制，同時也能支持各類靜態測試場景長時間回放。

圖4 實時衰減控制流程

圖5 靜態場景回放流程

圖6 乒乓結構狀態機

硬件結構

可編程衰減器由CPU板和IO板構成。CPU板主要由CPU小系統和FPGA組成，CPU板通過FPGA－Cyclone II集中控制外接的IO板。IO板的功能主要是采用FPGA-LFXP10控制數控衰減器衰減量，實現對無線信道衰落的模擬，從而實現對測試場景的模擬。

每個IO板有8個衰減通道，每個衰減通道由4個衰減范圍為31.5dB的數控衰減器構成。一個CPU板可外接8個IO板，因此可對8×8個無線通道進行衰減。

圖3展示了可編程衰減器的8×8結構。本衰減器可對任一路無線信道模擬其它無線信道對其的影響。通過調節其它信道與該信道之間的衰減值，就可在實驗室模擬復雜的外場環境。

邏輯設計

可編程衰減器的核心技術在于其邏輯設計上。可編程衰減器的邏輯結構根據其功能分為兩部分：實時衰減控制和靜態場景回放。

實時衰減控制

實時衰減控制模式是指用戶實時通過CPU下發各個通道之間的衰減值來控制不同無線信道的衰減，衰減值一旦下發，相應的無線信道的衰減器就會立即生效。

CPU與FPGA之間采用LOCAL BUS進行通信。在FPGA中對0~7個IO板接口分配不同的地址，控制譯碼/通道選擇模塊通過LOCAL BUS的地址線來選擇對應的IO板；每個衰減器需要8bit的衰減量，3bit的通道編碼，因此LOCAL BUS數據線上共有11bit有效數據。

譯碼模塊將這11bit數據中3bit的通道編碼譯碼成對應的通道，將8bit的衰減值下發到對應通道的數控衰減器上。

靜態場景回放

靜態場景回放是用戶將某個外場環境下各個無線信道的動態衰減參數記錄下來，記錄時間可長達數周。將這些數據下發給可編程衰減器即可在實驗室內長時間模擬各類復雜的外場環境。

在該場景下，LOCAL BUS的數據線除傳輸衰減值外還要傳32bit的時間數據，每一bit代表1ms的時間，32bit就可支持最長7周的場景回放。

FPGA首先將32Mbit的DDRA寫滿數據，然后定時控制自動啟動，從DDRA中讀取定時數據和衰減值，將定時數據提供給定時器。

當定時器計時到定時數據代表的時間點時將該時刻的衰減值下發到對應通道的衰減器上，實現無線信道衰減隨時間動態變化的場景；同時FPGA繼續將CPU下發的數據寫到DDRB中。當DDRB充滿后，CPU暫停下發數據，直到DDRA數據讀取完畢，此時FPGA切換到讀取DDRB的數據，繼續向DDRA寫入新的數據。

FPGA外掛的兩個DDR構成乒乓結構，使可編程衰減器能實現長時間不間斷的場景回放。

測試結果

該可編程衰減器的主要性能指標如表1：

表1 可編程衰減器主要參數的測試結果

圖7展示了可編程衰減器單通道在衰減范圍內的衰減精度。從圖中可以看到，在0~80dB的衰減范圍內衰減精度可以達到0.5dB；在80dB~120dB衰減范圍內衰減精度達到1dB。

圖7 可編程衰減器衰減范圍內的衰減精度

圖8展示了靜態場景回放的某一個時間段內可編程衰減器一個無線信道內衰減變化。在該模式下本衰減器可在1ms的時間間隔內實現0~120dB的衰減跳變。

圖8 靜態場景回放

結論

本文介紹了一種衰減范圍可達120dB，衰減精度為0.5dB的可編程衰減器設計。該衰減器可在實驗室環境中實現復雜的外場環境，可大大節省終端設備測試的成本和時間。