利用PC并行口實現數據的快速獲取和控制
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為實現精確控制，需將開關控制換為PID控制，即將數字輸出信號替換為模擬輸出或PWM。控制電路包括八通道的12位ADC，2位數字輸出(DO)，2位PWM和2位數字輸入(DI)，它們以EPP模式通過并行口與PC機相連。在EPP模式下，端口是4個控制位的8位雙向總線。一個完整的I/O周期約需1ms，故最大轉換速率為1MB/s。因為A/D轉換需要幾個I/O周期，模擬轉換速率約為100kHz，而開關轉換非常迅速，可在1ms內完成，故系統反應時間很短。
由于CPLD的靈活性好、更經濟，越來越多的數字設計是基于CPLD的，它以一個單高密度器件取代了搭建邏輯電路的舊模式，使設計更加靈活、緊湊、速度快。設計、綜合、模擬CPLD的內容有多種方法：硬件描述語言(如VHDL)和電路原理圖等。
圖1中最關鍵的部分是U1，它將所有電路邏輯集成在一個芯片上。由于并口不包括地址總線，系統要在2個周期內進行數據的讀或寫，即先寫地址，再進行讀或寫數據。
U2中MAX1973為12位數據獲取系統，單電源5V供電，提供8個可編程模擬輸入通道，其電壓可選范圍：±10V，±5V，0~10V，0~5V。該設備提供與傳感器(4~20mA，±12V和±15V)的靈活接口。另外，轉換器有過壓保護(±16.5V)，采樣速率可達100kSa/s。U2使用內部時鐘，經C8、C9和C10接模擬地，通過寫ADC的控制位激活A/D轉換。其控制方式為“0-1-0-R-B-A2-A1-A0”，其中R為一個范圍(0~5V，1~10V)，B為極性選擇(0為單極，1為雙極)，A2-A1-A0為通道選擇。
U3為10MHz時鐘電路，C1、C2、C3、L1、L2為模擬部分電源引腳的濾波電路，R1、C6為上電復位電路，U4為5V低壓穩壓器。
圖1 用PC實現完全系統控制的CPLD電路設計。本電路包括八通道12位ADC，2位數字輸出(DO)，2位PWM和2位數字輸入(DI)，均通過并行口與PC機相連
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