一種低功耗系統芯片的實現流程

3 低功耗設計流程
如圖1所示，每個關斷電壓域的輸出要插入隔離器件，以防止該電壓域電源關斷后輸出的不定態影響別的電壓域正常工作，由于PD6的工作電壓是1．2V，其余的是1．8V，因此要在PD6的輸入和輸出插入電平轉換器件。這些低功耗的設計意圖寫入UPF文件，EDA工具根據UPF實現設計者的想法。整個設計實現過程中包括RTL代碼的綜合、可測試性設計、布局布線、物理驗證和網表的等價形式驗證，如圖2所示。

3．1 綜合
RTL代碼的綜合使用Design Compiler(DC)，輸入文件為UPF、帶電源信息的庫文件(pg．db)、RTL代碼和時序約束文件(SDC。在綜合優化的過程中，工具會根據UPF自動地在相應的位置插入電平轉換器件和隔離器件，優化完成后，可以用check_mv_desing命令進行正確性檢查。 DC輸出的網表與RTL代碼使用Formality進行等價形式驗證。
3．2 可測試性設計
在通過等價形式驗證的綜合網表中做可測性設計。首先利用MBISTArchitect做靜態隨機存儲器(SRAM)的內在自測試(MBIST)。輸入文件包括網表、SRAM的模型，輸出帶自測試電路的網表。其次利用BSDArchitect完成邊界掃描測試，輸入文件包括網表和輸入／輸出接口電路的
模型，輸出包含邊界掃描電路的網表。最后利用DFTCompiler完成邏輯掃描測試，輸入文件為UPF、時序約束文件和網表，利用insert dft命令完成掃描鏈的連接。由于做內在自測試和邊界掃描測試電路時沒有用到UPF，因此在掃描鏈插入后要用check mv desing命令進行檢查，電
平轉換器件和隔離器件如果缺少用insert_mv_cell插入，如果多余用remove_mv_cell命令刪除。DFT Compiler輸出為網表、新的UPF'、SPF、DEF和時序約束文件。做完可測試性設計的網表和綜合的網表進行等價形式驗證。
3．3 布局布線
利用IC Compiler進行布局布線，輸入文件有UPF'、時序約束文件、網表，輸出文件為網表和時序約束文件。輸出網表要完成等價形式驗證。完成布局布線后的網表使用MVRIC進行低功耗設計的檢查，用Star-RCXT抽取寄生參數，用PrimeTime進行時序和功耗的簽收，最后用
MVSIM和VCS完成后仿真。最后使用Calibre完成物理驗證，輸出GDSII文件。最終的芯片版圖如圖3所示。
3．4 自動測試向量的生成
完成布局布線后的網表和DFT Compiler輸出的SPF文件送入TetraMAX中進行自動測試向量的生成。本文的設計生成2576個向量，故障覆蓋率為98％，并用VCS完成了測試向量的后仿真。

4 結論
本文闡述了一種低功耗系統芯片的實現流程。利用該流程實現了一個包含4萬寄存器、20萬等效邏輯門的系統芯片，并流片驗證，結果達到預期目標。