電路系統(tǒng)中的閂鎖效應(yīng)及其預(yù)防設(shè)計(jì)

圖3(a)中，OUT1-1是實(shí)時(shí)監(jiān)測模塊的輸出端，IN1-1是受控模塊的輸入端。當(dāng)實(shí)時(shí)監(jiān)測模塊和受控模塊都處于上電工作時(shí)，如果OUT1-1為高電平，光耦導(dǎo)通，IN1-1也為高電平；反之，OUT1-1為低電平，光耦截止，IN1-1為低電平。當(dāng)受控模塊從斷電進(jìn)入到上電過程中，這種電路結(jié)構(gòu)決定了IN1-1的電平肯定小于供電電壓，從而降低了發(fā)生閂鎖效率的概率。
圖3(b)中，IN1-2是實(shí)時(shí)監(jiān)測模塊的輸入端，OUT1-2是受控模塊的輸出端。這種處理方法也降低了實(shí)時(shí)監(jiān)測模塊由于異常導(dǎo)致上電時(shí)被受控模塊干擾的風(fēng)險(xiǎn)。
2．3 熱插拔模塊的接口設(shè)計(jì)
對(duì)于需要熱插拔的應(yīng)用系統(tǒng)，接口設(shè)計(jì)如圖4所示，兩者對(duì)接時(shí)，其連接順序是：首先，地線先連接，其次是電源的正極，最后是各個(gè)信號(hào)線。這種設(shè)計(jì)正好滿足了上述的上電時(shí)序，防止?jié)M足發(fā)生閂鎖效應(yīng)的條件出現(xiàn)，可有效地降低其發(fā)生概率。

3 結(jié)論
閂鎖效應(yīng)是CMOS集成電路固有的屬性，它對(duì)電路系統(tǒng)的可靠性影響極大，在實(shí)際應(yīng)用中還需具體問題具體分析，針對(duì)觸發(fā)閂鎖效應(yīng)的因素進(jìn)行深入分析和針對(duì)性設(shè)計(jì)，才能較好地克服和預(yù)防它。在研制低功耗雙MCU架構(gòu)航標(biāo)監(jiān)控終端過程中，初期由于閂鎖效應(yīng)引起的終端失效有偶然性和隨機(jī)性特點(diǎn)，未予以重視；在小批量中試時(shí)，對(duì)出現(xiàn)閂鎖效應(yīng)的觸發(fā)因素進(jìn)行了深入分析，提出并采用了嚴(yán)格的上電時(shí)序、基于光耦的電路隔離設(shè)計(jì)和熱插拔模塊的接口方法，并應(yīng)用在后續(xù)的設(shè)計(jì)以及其他應(yīng)用系統(tǒng)中，較好地克服這個(gè)問題。采用該方案設(shè)計(jì)的終端迄今已安裝了近5 000套，運(yùn)行了近5年，表現(xiàn)良好，達(dá)到了預(yù)期的效果。