基于CPLD的雷達仿真信號設計實現

引言

隨著新一代作戰飛機大量裝備現役，機載雷達設備的維修任務越來越繁重，現代化的仿真測試系統成為重要的維修設備。雷達信號的仿真又是測試系統中必不可少的。但采用函數/任意波發生器組成測試系統，不僅增加系統成本，而且還給系統軟件設計增加不必要的負擔。為此，提出了一種基于CPLD的雷達仿真信號的實現方案，它能為機載雷達測試系統提供所需的多種典型的重頻脈沖及制導信號。

雷達仿真信號發生器的結構

雷達仿真信號發生器主要由輸入輸出控制和產生仿真信號的CPLD芯片兩部分組成。輸入輸出控制信號是利用測試系統的工控機通過數字I/O卡來產生，當工控機通過數字I/O卡輸出有效信號時，發生器將會輸出相應的脈沖信號。雷達仿真信號發生器的結構如圖1所示。

圖1  雷達仿真信號發生器結構

圖中，雷達仿真信號發生器的控制信號有雷達仿真信號脈沖開關、聯合信號UNITED開關、制導信號SA-H開關、制導信號SA-L開關和照射輸出SA-W開關。上述開關都是低電平有效，當“脈沖開關”有效時，雷達仿真信號發生器即處于工作狀態。這時只要任何控制信號有效就能使其輸出相

應的雷達仿真信號。“SA-H”有效時，“out1”輸出高重頻脈沖信號；“SA-L”有效時，“out1”輸出中重頻脈沖信號；“SA-W”有效時，“out2”輸出照射脈沖信號；“UNITED”有效時，“out3”輸出聯合脈沖信號，即在照射脈沖底電平時加入高重頻或中重頻脈沖信號。

CPLD內電路設計及仿真

本設計中選用的CPLD為Altera公司的EPM7128SLC84，屬于MAX7000系列。MAX7000系列提供600～5000可用門(器件上提供1200～10000門)，引腳到引腳的延時為6ns，計數器頻率可達151.5MHz。

CPLD是雷達仿真信號發生器的核心所在，其內部電路主要分為6個子模塊，分別是5分頻及脈寬整形模塊、10分頻及脈寬整形模塊、60分頻及脈寬整形模塊、100分頻電路、625分頻電路和脈沖輸出選擇器。各模塊之間連接關系如圖2所示。

圖2  CPLD內部各模塊之間連接關系

時鐘脈沖輸入CLK頻率為外部晶振提供的10MHz的信號，為10分頻及脈寬整形電路、60分頻及脈寬整形電路、100分頻電路提供50ns脈寬的輸入信號。100分頻和625分頻電路是采用MAX+PLUSⅡ自帶宏函數LPM-COUNTER(可預置計數器)設計的，10MHz的信號由LPM-COUNTER的clk端輸入，而cout作為分頻后的脈沖輸出端，根據需要的脈沖頻率來設置函數modulus和width參數，以100分頻電路為例，將modulus設置為100相應的width設置為7，當宏函數各控制信號設置為計數狀態后，在clk上升沿來到時開始計數。當計數到100時，計數器歸零并在cout輸出一脈寬為clk時鐘周期的脈沖，如此反復，從而達到100分頻的目的，圖3給出100分頻的仿真波形。

圖3  100分頻的仿真波形

60分頻及脈寬整形電路產生周期  6μs、脈寬1.2μs的高重頻脈沖，其結構如圖4所示。分頻電路采用上述同樣的設計方法，只需將modulus和width參數分別設置為60和6，即產生周期為6μs脈寬100ns的脈沖(圖5中clk100ns)。將此信號作為D觸發器的時鐘信號，而該D觸發器的輸入端始終保持高電平，這樣當D觸發器在時鐘上升沿到來后輸出會始終保持“1”，但為了得到1.2μs脈寬的脈沖必需在1.2μs后對D觸發器清零。清零信號的設計同樣利用LPM-COUNTER函數，函數的輸入信號為10MHz的脈沖信號，modulus和width參數分別設置為13和4，當計數到13時(clk輸入端出現第13個上升沿，即時鐘過去12個周期1.2μs)計數器歸零并在cout產生脈沖通過反相器接D觸發器(圖5中D:CLRN)清零端對觸發器清零使其輸出“0”。為了使計數器在D觸發器輸出“0”時不處于計數狀態，將D觸發器的輸出端通過反相器接入LPM-COUNTER的同步清零端aclr。這樣便能在D觸發器輸出端得到需要的高重頻信號(圖5中f166k)，圖5給出了其仿真波形。

圖4  60分頻及脈寬整形結構圖

圖5  高重頻信號仿真波形

10分頻及脈寬整形電路產生周期60μs、脈寬3μs的中重頻脈沖。它