光柵四倍頻細分電路模塊的分析與設計

4 四倍頻細分電路模塊的仿真

根據圖2所示的狀態轉換圖，利用硬件描述語言Verilog HDL描述該電路功能，編程思想為將A，B某一時刻的信號值的狀態合并為狀態的判斷標志state，并放入寄存器prestate．當A，B任一狀態發生變化時，state值即發生改變，將此時的state值與上一時刻的prestate進行比較，則能根據A，B兩個脈沖的狀態相對變化確定計數值db的加減，得出計數器輸出值的加減標志．

仿真結果如圖6所示．當信號A上跳沿超前于B時，計數值db進行正向計數；當A上跳沿滯后于B時，計數值db進行反向計數．即db將細分、辨向、計數集于一身，較好地實現了光柵細分功能．

比較圖3和圖5可以看出，用FPGA設計信號處理模塊，設計過程和電路結構更加簡潔.另外,在應用中需注意FPGA時鐘周期應小于光柵信號脈沖的1／4.

5 結論

①新型設計方法結構簡單，集成度高，比傳統設計方法所用器件數大大減少．

②集成化設計使系統功耗降低，抗干擾性增強．

③用Verilog HDL設計電路，改變電路結構只需修改程序即可，且系統維護和升級的便捷性提高．