全差分斬波運放電路和T/H解調技術應用

2.減小輸入電阻；

3.減小斬波開關的電荷注入效應。

由于MOS管1/f噪聲的拐角頻率一般都在幾十KHz以上，減小斬波頻率不能很好地對1/f噪聲進行調制，而輸入電阻只與信號源內阻有關，在設計中很難將輸入電阻降低，因此只能考慮減小開關的電荷注入效應。為此輸入斬波開關采用互補時鐘結構，在尺寸上使用最小線寬，一方面能夠減小傳輸的導通電阻，提供較大的電壓擺幅；另一方面減小了電荷注入和饋通的影響，降低了殘余電壓失調。考慮到PMOS管比NMOS管的1/f噪聲特性好，所以輸入管MP1和MP2采用大面積的PMOS管，既能減小因器件的失配引起的電壓失調，又可以降低晶體管1/f噪聲的拐角頻率，改善運放的噪聲特性。

為了更小地降低殘余電壓失調，fold—cascode運放的輸出采用T/H解調技術，電路結構和時序如圖4。該電路的工作原理：在跟蹤信號時K1~K4閉合，K5~K8斷開，輸出信號保持在電容C1和C2上，當電路輸出時，K1~K4斷開，K5~K8閉合，C1和C2的電壓值加載到負載電容C3上求和。由于C2上的電壓疊加到負載電容時經過了反向，因此放大器的殘余電壓失調能夠有效地抵消。由于解調器采用高阻結點斬波。因此可以使用較小面積的NMOS管開關，減小對輸出極點的影響。

主運放采用全差分折疊式cascode結構，在Class-D的結構中，由于輸出功率MOSFET大電流的頻繁開啟，產生的電磁干擾(EMI)會在電源上形成很強的紋波，在實際應用中發現當芯片工作在5V的電源電壓下，EMI引起的電源波動能達到±2V，全差分結構既可以提高運放的電源抑制比和共模抑制比，減弱電源噪聲和共模噪聲的影響，而且避免了鏡像極點，因而對于更大的帶寬仍能表現出穩定的特性。

為了提供更高的增益和電壓輸出擺幅，在fold-cascode后加入共源運放輸出級。采用二級運放后．對運放的頻率穩定性進行分析。暫時不考慮斬波開關的影響，可以推斷該電路至少有三個LHP極點，它們分別是miller補償電容引入的主極點Wp1，輸出濾波電容產生的輸出極點Wpout。為第一非主極點，以及folded-cascode(MN1的漏端、MN3的源端)引入的非極點Wp3，三者之間的關系為Wp1WpoutWp3。另外從電路可以看出，在共源輸出級產生了一個低頻的RHP零點，通過引入miller補償電阻將此零點從右半平面移動到左半平面并抵消第二極點。為了進一步減小高頻干擾，系統輸出級通過電容接地，濾除高頻信號。

共模反饋電路由MN7～MN10、MP10-MP12構成，輸入一端接VDD／2的基準電壓，另一端接主運放的共模輸出，共模檢測電路由電阻和電容構成．經過誤差放大后調控主運放的偏置電流。

4 仿真結果及版圖設計

在SMIC O．35微米N阱工藝下．利用cadence spectre工具對本文所設計的電路進行了仿真分析。其中，各器件的工藝參數為典型情況，電源電壓5V，輸入信號為幅度10uV，頻率為1KHz的標準正弦波，斬波頻率fch=150K，仿真波形如圖5和圖6所示。



圖5 運放的幅頻~相頻特性曲線



圖6 斬波輸出波形

從圖5可以看出，在典型情況下，該運放的主極點在10HZ以內，相位裕度75度左右．能充分保證運放在各個comer條件下的穩定性。從輸fn波形來看，斬波引起的殘余電壓尖峰也有了明顯的改善。表1為運放的開環仿真結果。

表1運放開環仿真結果



該電路的版圖采用SMIC 0.35um工藝規則設計并對版圖進行優化，襯底接地采用全封閉的double gardring，有效降低了襯底的耦合噪聲，差分對采用啞柵共質心匹配降低輸入電壓失調。另外，為了減小外圍電路對運放的干擾，將后后級的濾波電容分散在運放電路的周圍，優化后的版圖面積為0．24mmx0．34mm，概貌如圖7。



圖7 版圖布局

5 結論

D類音頻功放的1/f噪聲和電壓失調對信號的失真和噪聲性能產生直接的影響，特別是在輸入信號為零時的背景噪聲最為明顯，通過采用全差分斬波運放電路和T/H解調技術，有效地降低了系統的低頻噪聲和電壓火調。流片后的對芯片的測試表明，該電路使Class-D的噪聲性能有了很大的改善。

本文作者創新點：采用全差分斬波運放電路和T/H解調技術，有效地降低了D類音頻系統的低頻噪聲和電壓失調。

項目經濟效益：本項目已流片成功，根據Forward Concepts lnc數據顯示2008年全球D類音頻功放的總產值高達8億美金。