雙余度DSP數(shù)據(jù)采集裝置在某型控制器中的應(yīng)用
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3．2．2 IDT7133的訪問沖突控制
使用雙口RAM的關(guān)鍵是需要對其進(jìn)行邏輯仲裁，否則可能會導(dǎo)致數(shù)據(jù)訪問沖突。當(dāng)控制器同時讀寫雙端口RAM IDT7133時，可能存在以下兩種情況：
(1)無沖突的訪問控制
當(dāng)兩個端口的地址不相同時，在兩個端口上進(jìn)行讀寫操作一般不會發(fā)生沖突。此時任一端口被選中，就可對整個存儲器進(jìn)行存取，每一個端口都有自己的片選控制和輸出控制。IDT7133無沖突的讀寫控制真值表如表3所列。其中，L表示邏輯低；H表示邏輯高；X表示無關(guān)。本文引用地址：http://www.104case.com/article/159630.htm
也只有一個輸出低電平，不會同時輸出低電平，從而保證至少有一個端口能進(jìn)行正常訪問。其判斷方式有以下兩種：
第一種是判斷：如果地址匹配并且在信號之前有效，片上的控制邏輯在和之間進(jìn)行判斷來選擇端口；
第二種是地址有效判斷：如果信號在地址匹配之前有效，片上的控制邏輯在左、右地址間進(jìn)行判斷來選擇端口。
3．3 數(shù)據(jù)交換模塊的設(shè)計
本控制器DSP間的數(shù)據(jù)通信采用雙端口RAM的通信方式的電路框圖如圖6所示。該電路通過兩個譯碼電路分別產(chǎn)生左側(cè)端口的控制信號R／WLUB、R／WLUB、在啟動信號的上升沿開始轉(zhuǎn)換。轉(zhuǎn)換結(jié)果采用查詢方式讀取，當(dāng)查詢到EOC引腳輸出低電平時，DSP發(fā)出讀信號將數(shù)據(jù)讀入。此時該通道的A／D采樣完成，下一個周期進(jìn)行另一個通道的采樣，直到所有通道的采樣完成為止。
圖8所示是其模數(shù)采樣程序流程圖。
5 結(jié)語
本文針對某型控制器的需求，分別設(shè)計了以DSP為核心的數(shù)據(jù)采集模塊，并采用雙端口RAM方式構(gòu)建了數(shù)據(jù)交換模塊，從而很好地解決了因數(shù)據(jù)傳輸速度低所引起的瓶頸問題，文中同時給出了模數(shù)采樣程序流程圖。經(jīng)驗證，本系統(tǒng)可以達(dá)到預(yù)定功能，具有一定參考價值。
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