高速串行總線技術發展與應用分析

除了更有效的流量控制外，將控制符嵌入進數據包使得RapidIO具有PCIe和以太網目前無法提供的能力。控制符可以用來低時延和低抖動地在整個RapidIO系統中分配事件，如圖2所示。

圖2：RapidIO組播事件控制符和PCIe DLLP。
這一功能可以支持將公共實時時鐘信號分配到多個端點或為天線系統分配幀信號等應用，還可以用于發送其它系統事件信息，以及實現多處理器系統中的調試。如圖2 所示，PCIe的DLLP在每次通過交換機傳送時都會引入很大的時延和抖動。相反，RapidIO協議允許在整個RapidIO架構中分配信號時具有低于 10個單位間隔(UI)的抖動性能和每次交換低于50ns的時延性能，并且與數據包業務無關。

PCIe和以太網可以選擇擴展各自的規范以允許事件獲得低時延的分配。引入類似控制符的概念對以太網來說是很大的進步。以太網生態系統下已有幾家組織正在改進存儲應用中的以太網能力，其中就可能需要用到類似控制符的概念。以太網還準備采用簡單的XON/XOFF流量控制來進一步增強性能。

PCIe目前不允許將DLLP嵌入進TLP，因為這一概念不能兼容傳統的PCI/X總線操作。嵌入TLP的DLLP會產生沒有數據可以放置到傳統總線上的周期。PCIe端點可以工作在存儲-轉發模式，確保數據包在轉發給總線之前全部接收到，代價是時延的顯著增加和吞吐量的降低。由于PCIe主要用于單處理器系統的板上互連，并且一直需要保持與傳統總線標準的兼容，PCIe陣營不太可能允許DLLP被嵌入進TLP。

帶寬選項

除了流量控制和鏈路維護外，以太網、PCIe和RapidIO在物理/鏈路層方面的最顯著區別是所能支持的帶寬選項。以太網帶寬具有一代增加10倍的悠久歷史。以太網目前工作在 10Mbps、100Mbps、1Gbps和10Gbps。一些專用器件甚至支持2Gbps(2.5GBaud)。下一代以太網將能工作在40Gbps和 /或100Gbps。

PCIe和RapidIO采用了不同的方法，因為板上、板間和設備間互連要求功率與數據流匹配。因此與以太網相比， PCIe和RapidIO支持更多的通道速率和通道帶寬組合。PCIe 2.0允許通道工作在2Gbps或4Gbps(2.5和5Gbaud)，而RapidIO支持1、2、2.5、4和5Gbps(1.25、2.5、 3.125、5和6.25Gbaud)的通道速率。PCIe和RapidIO都支持從單個通道到16個通道的通道帶寬組合。PCIe規范中還支持32通道端口。對于給定的通道帶寬，RapidIO端口可以提供多于或少于PCIe的帶寬，因此允許系統設計人員調整系統中用于數據流的功率大小。

傳輸層

RapidIO和以太網標準都是模糊拓撲結構。任何端點組都可以用任何拓撲結構連接，包括環形、樹形、網狀、超立方體以及超復雜網絡等更深奧的幾何圖形。數據包則根據它們的網絡地址在這些拓撲中完成路由。互聯網協議(IP)地址就是一種以太網網絡地址。 RapidIO網絡地址被稱為目的識別符，簡稱destID。

與拓撲無關的(Topology-agnostic)協議可實現各種資源備份和冗余功能。例如，一些系統使用N+1備份策略來確保高可用性和可靠性，而不用顯著增加硬件數量。(備份功能將未使用的設備作為在用設備的備份。在N+1 備份機制時，N個元件有一個共同的備份，因此當N個元件中的一個發生故障時系統可以繼續工作。這個策略也被稱為1:N備份)。支持不同拓撲選項還允許系統設計人員通過匹配數據路徑和數據流程消除系統中的性能瓶頸。系統擴展和演變在RapidIO和以太網絡中是不受約束的。

相反，PCIe在頂層支持帶單個根聯合體(Root Complex)的樹狀結構。PCIe還使用了多種路由算法，具體取決于TLP類型。PCIe支持的單路拓撲是傳統PCI/X總線支持的一部分。PCIe 標準已經用多根I/O虛擬化(MRIOV)進行了擴展，進一步增加了PCIe可以支持的物理拓撲數量。然而，由于MRIOV實現代價高，是否能被PCIe 生態系統采納還是未知數。PCIe元件還支持非透明橋接(NTB)功能，因此一個PCIe層可以訪問另一個PCIe層中的確定存儲范圍。這種方法的系統可靠性和可用性將在后文作進一步闡述。

許多基于以太網的系統功能也受限于樹形結構。例如，許多以太網實現使用不同生成樹協議(STP)將可用鏈路組減少到樹形使用鏈路。作為將以太網擴展到存儲網絡的一部分努力，協議中規定可以為以太網支持的4096個虛擬通道中的每個通道創建生成樹，這樣可以允許同時使用更多的鏈路。然而，支持4096個虛擬通道會增加交換的復雜性，可能需要更多的緩存，并增加通過交換機的時延。

邏輯層

RapidIO、PCIe和以太網在邏輯層方面也有多個差異較大的地方。最明顯的區別是所支持的語義