采用橋接方案還是純PCIe方案

是否用橋的考慮因素

橋的加入可能增加也可能降低解決方案的性能。橋本身會引入延遲，因此會降低突發業務的吞吐量。不過，如果PCIe器件能夠指定可預取的地址空間，那么利用預取可以提高吞吐量。這種技術一般只可用于嵌入式系統。表1總結了是否使用橋的一些關鍵考慮因素。

案例1：利用純PCIe芯片構建SATA RAID存儲控制器卡

SATA RAID控制器解決方案幾年前就有了，最早采用的是32位PCI接口。隨著SATA-2硬盤驅動器性能要求的不斷提高，64位PCI-X接口現已非常普及。當PCIe推出后，服務器很快就轉向PCIe，從而推動了同一RAID控制器的PCIe版本的迅速開發。一些RAID卡設計師插入PCI-X到 PCIe的橋，以此提供PCIe連接；也有的設計師采用純PCIe的ASIC芯片設計新的RAID卡。還有些設計師兩種方案都做，在基于橋的設計贏得一些早期用戶的采納后再實施純PCIe方案。讓我們分析一下后者，以便了解他們作出這種選擇的根本原因。

案例1：利用純PCIe芯片構建SATA RAID存儲控制器卡

SATA RAID控制器解決方案幾年前就有了，最早采用的是32位PCI接口。隨著SATA-2硬盤驅動器性能要求的不斷提高，64位PCI-X接口現已非常普及。當PCIe推出后，服務器很快就轉向PCIe，從而推動了同一RAID控制器的PCIe版本的迅速開發。一些RAID卡設計師插入PCI-X到 PCIe的橋，以此提供PCIe連接；也有的設計師采用純PCIe的ASIC芯片設計新的RAID卡。還有些設計師兩種方案都做，在基于橋的設計贏得一些早期用戶的采納后再實施純PCIe方案。讓我們分析一下后者，以便了解他們作出這種選擇的根本原因。

圖1：SATA RAID控制器

在本案例中，基于PCI-X RAID芯片的板卡在市場上才面市不久，PCIe版的卡就有需求了。既然這是長期發展的必然趨勢，而且SATA RAID功能又有足夠大的需求量，因此就選擇了開發ASIC，也就是開發需要花14個月時間進行設計和工藝變更才能實現的純PCIe解決方案(見圖1)。工藝技術之所以要改變是因為純PCI-X的RAID控制器使用的0.18微米CMOS技術無法提供PCIe物理層(PHY)單元。由于新的PHY單元要求以及向更新工藝(0.13微米CMOS)的轉變，ASIC實現似乎存在一定的風險。為了縮短TTM、降低芯片開發的風險，因此就有了“兩條腿走路”的方案。這樣可以快速部署基于橋的解決方案，從而滿足早期用戶的需求，一旦ASIC芯片通過認證，便可以推更低成本的純PCIe方案了。