CADENCE推出驗證組件集成管理和多語言

      Cadence設計系統公司推出了Universal Verification Components(UVCs)。它是可復用驗證IP（VIP）的一個新產品，能將兼容性管理和多語言的靈活性與基于模擬的測試環境先進

技術相集成。UVC能降低質量和進度延遲的風險，以及對特殊協議專業技術的要求。這使得設計公司能將精力集中在自己的核心商業價值上－設計差異化。 

       全新的Cadence®驗證組件IP包括一個獨特的可執行驗證計劃（vPlan），用以驅動驗證過程的管理并自動檢驗協議的兼容性。此外，UVC是業界唯一的對IEEE支持的所有標準語言提供支持的VIP， 包括用于測試環境的SystemVerilog 和e，以及用于設計的SystemC、VHDL和ystemVerilog。

       Cadence將推出客戶最需要的用于協議的UVC，如ARM公司的AMBA AHB和AXI、PCI Express、以太網和USB等。 UVC擴展了Cadence公司現有的測試環境驗證IP技術組合。每一個UVC都針對協議規范經過預先驗證，并基于Cadence被業界肯定的能實現“即插即用”的Plan-to-Closure 方法學。借助這種新一代的VIP，客戶可以使用高度集成的設計方法學，極大地縮短設計周期，簡化模塊、芯片和系統級驗證環境的使用。憑借強大的技術組合、設計方法學和基于工藝自動化的性能，UVC提供一個可靠的多語言解決方案，使每一位設計師或驗證師從中受益。 


       “隨著設計和驗證挑戰日益復雜，越來越多的客戶要求YOGITECH公司與之分享其深入的專有技術和驗證IP，以改善其生產率和驗證過程的可預測性，” YOGITECH公司首席執行官Silvano Motto說，“作為Cadence驗證聯盟的長期合作伙伴和Incisive驗證IP提供商，我們清楚地看到我們的客戶在努力實現協議兼容和驗證收斂時，基于vPlan的UVC將帶給他們的巨大價值。” 

       “已有數千個客戶項目通過使用我們的預驗證組件獲得了巨大成功，” Cadence公司驗證部門全球副總裁Steve Glaser說，“我們正利用被業界肯定的專有技術，為客戶提供下一代多語言通用驗證組件，幫助我們的客戶更快地實現從計劃到驗證收斂’。”UVC業已上市。其客戶范圍將于2006年第三季度進一步擴大。